Sprzętowa implementacja dekodera LDPC w strukturze FPGA*

• Autorzy: Kuc Mateusz , Sułek Wojciech , Kania Dariusz

Identyfikatory

DOI

10.15199/48.2019.14

Warianty tytułu

EN

Hardware implementation of the LDPC decoder in the FPGA structure

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono sprzętową implementację dekodera LDPC (ang. Low-Density Parity-Check) w strukturze FPGA (ang. Field Programmable Gate Array). W celu zredukowania złożoności implementacji wykorzystano algorytm MIN-SUM dla węzłów bitowych (CNU) i węzłów kontrolnych (VNU). W zrealizowanym dekoderze wykorzystano kod regularny (3,6) macierzy kontrolnej o wymiarach 512 x 1024 i zaimplementowano 4-bitową magistralę danych. Poprawność działania dekodera zweryfikowano praktycznie.

EN

The article presents the hardware implementation of the LDPC decoder (Low-density parity-check) in the FPGA structure (Field Programmable Gate Array). In order to reduce the complexity of the implementation, the Min-Sum algorithm for bit nodes (CNUs) and control nodes (VNUs) was used. The presented implementation was created using a regular code (3.6) of a 512 x 1024 control matrix. A 4-bit data bus was implement.

Słowa kluczowe

PL

kod LDPC; FPGA; Min-Sum; implementacja sprzętowa

EN

LDPC code; FPGA; Min-Sum; hardware implementation

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2019
• Tom: R. 95, nr 3
• Strony: 58--62
• Opis fizyczny: Bibliogr. 18 poz., rys., tab., wykr.

Twórcy

autor

Kuc Mateusz

• Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice

autor

Sułek Wojciech

• Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice

autor

Kania Dariusz

• Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice

Bibliografia

• [1] Gallager R. G.: Low-Density Parity-Check Codes, MIT Press, (1963)
• [2] Berrou C., Glavieux A., Thitimajshima P.: Near Shannon Limit Error-Correcting Coding and Decoding: Turbo-Codes, IEEE International Limit Conference on Communications, 2 (1993), 1064–1070
• [3] MacKayD.J.C.: GoodError-CorrectingCodesBasedonVery SparseMatrices, EEETransactionsonInformationTheory,45 (1999), n. 2, 399 – 431
• [4] Zengyou S., Jin Z., Juan D.: Research of LDPC decoding basedonLLRBPalgorithm, Proceedingsof2011CrossStrait Quad-Regional Radio Science and Wireless Technology Conference, 2 (2011), 889–892
• [5] Li H., Guo J., Guo C., Wang D.: A low-complexity min-sum decoding algorithm for LDPC codes, IEEE 17th International Conference on Communication Technology (ICCT), (2017), 102–105
• [6] Zhao M., Zhang X., Zhao L., Lee C.: Design of a HighThroughputQC-LDPCDecoderWithTDMPScheduling, IEEE Transactions on Circuits and Systems II: Express Briefs, 62 (2015), n. 1, 56–60
• [7] Cohen A. E., Parhi K. K. : A Low-Complexity Hybrid LDPC Code Encoder for IEEE 802.3an (10GBase-T) Ethernet, IEEE Transactions on Signal Processing, 57 (2009), n. 10, 4085–4094
• [8] Usman S., Mansour M. M., Chehab A.: A Multi-Gbps Fully Pipelined Layered Decoder for IEEE 802.11n/ac/ax LDPC Codes, IEEE Computer Society Annual Symposium on VLSI (ISVLSI), (2017), 194–199
• [9] Li M., Lee Y., Huang Y., Liesbet Van der Perre: Area and energyefficient802.11adLDPCdecodingprocessor, Electronics Letters, 51 (2015), n. 4, 339–341
• [10] Adiono T., Prasetiadi A., Salbiyono A.: Efficient encoding for hardware implementation of IRA LDPC on 802.16 standard, International Symposium on Intelligent Signal Processing and Communication Systems, (2010),1–4
• [11] Hao H., Chen J., Zhou Y.: An irregular row weight problem resolution for DVB-S2 LDPC short frame, IEEE International Conference on Electronics Information and Emergency Communication (ICEIEC), (2017), 45–48
• [12] Newagy F. A., Elramly S. H. : Novel technique for scaling down LDPC code lengths in DVB-T2 standard, International Conference on Telecommunications and Multimedia (TEMU), (2012), 180–184
• [13] TannerR.M.: ArecursiveApproachtoLowComplexityCodes, IEEE Transactions of Information Theory, 27 (1981), n. 5, 533–547
• [14] Sreemohan P. V., Nelsa S.: FPGA implementation of minsum algorithm for LDPC decoder, International Conference on Trends in Electronics and Informatics (ICEI), (2017), 821–826
• [15] Roberts M. K., Sunny E.: Investigations on performance analysisofvarioussoftdecisionbasedLDPCdecodingalgorithms, International Conference on Inventive Computing and Informatics (ICICI), (2017), 175–179
• [16] XuY.,SzczecinskiL.,RongB.,LabeauF.,HeD.,WuY.,Zhang W.: Variable LLR Scaling in Min-Sum Decoding for Irregular LDPC Codes, IEEE Transactions on Broadcasting, 60 (2014), n. 4, 606–613
• [17] Li W., Lin J., Wang Z., Banihashemi A. H.: An efficient post processing scheme to lower the error floor of LDPC decoders, IEEE 17th International Conference on Communication Technology (ICCT), 2017, 122–126
• [18] Zhao J., Zarkeshvari F.: On Implementation of Min-Sum Algorithm and Its Modifications for Decoding Low-Density ParityCheck (LDPC) Codes, IEEE Transactions On Communications, 53 (2005), n. 4, 549 – 554

Uwagi

Opracowanie rekordu w ramach umowy 509/P-DUN/2018 ze środków MNiSW przeznaczonych na działalność upowszechniającą naukę (2019).