Multitask real-time architecture supporting predictable management and memory system

• Autorzy: Golly Ł.

Warianty tytułu

PL

Zarządzanie oraz organizacja systemu pamięci wielozadaniowej przewidywalnej czasowo struktury czasu rzeczywistego

• Języki publikacji: EN

Abstrakty

EN

The paper presents an extension of interleave pipeline PRET architecture. The main emphasize is made on obtaining deterministic, time predicable data and a program memory system which cooperates with the pipeline processor. The idea is to pass control of all IO operations to a special unit called MACU (Memory Access Control Unit). Thread State Controller (TSC), Dynamic Interleave Controller (DIC) and MACU together with a pipeline processor are proposed, to deliver microarchitecture details, which deal with a number of hardware threads working in the system. The paper also discusses several arbitration policies in MACU and DIC. A few experiments are performed to show benefits of the proposed methodology.

PL

Praca porusza tematykę przewidywalności czasowej systemów elektronicznych. Problem ten był obiektem badań różnych grup badaczy. Zdaniem autora największym osiągnięciem było przedstawienie architektury potokowej z przeplotem wątków sprzętowych. Główną cechą tego podejścia było usunięcie zjawiska hazardu danych i sterowania. Autor niniejszej pracy zwraca uwagę na kwestie wypracowania schematu zarządzania wielozadaniową architekturą przewidywalną czasowo oraz przewidywalnego czasowo systemu pamięci (pkt. nr 3). Pierwsza kwestia została rozwiązana dzięki zastosowaniu kontrolera kontekstu potoku (pkt. nr 4). Identyfikatory, pamięć stanów wątków (rys. 1), specjalne kolejki do przechowywania identyfikatorów (rys. nr 2) i danych (rys. nr 4) umożliwiły efektywne zarządzanie wątkami sprzętowymi. Zmiana kontekstu potoku (punkt nr 4., rys. 3 oraz 4) następuje, gdy wątek wykonuje rozkaz operacji z pamięcią (rys. nr 5). Dzięki temu podczas wykonywania operacji wejścia/wyjścia, inny wątek będzie mógł realizować swój program. Takie podejście pozwala na ukrycie detali związanych z dostępem do pamięci głównej (implementacja w module MACU) oraz zwiększenie wydajności systemu (pkt. nr 7.). Przedyskutowano także różne schematy arbitrażu przy wprowadzaniu wątków do potoku (algorytmy zaimplementowane w DIC) oraz dostępu do pamięci (algorytmy zaimplementowane w MACU) (pkt. nr 6). Wysunięte tezy potwierdzono wynikami eksperymentalnymi (pkt. nr 6).

Słowa kluczowe

EN

precision time model; pipeline interleave; system-level design; simulation and modeling; real-time electronic embedded systems

PL

modele czasowe precyzyjne; przeplot wątków; projektowanie systemowe; symulacja i modelowanie; elektroniczne systemy wbudowane czasu rzeczywistego

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2014
• Tom: R. 60, nr 6
• Strony: 346--349
• Opis fizyczny: Bibliogr. 13 poz., wykr.

Twórcy

autor

Golly Ł.

• Institute of Electronics, Silesian University of Technology, Akademicka 16, 44-100 Gliwice, Poland

Bibliografia

• [1] Edwards S.A., Lee E.A.: The Case for the Precision Timed (PRET) Machine, Proceedings of Design & Automation Conference, DAC 2007, June 4-8, 2007, ACM, New York, NY, USA, p. 264–265.
• [2] Andalam S., Roop P. and Girault A.: Predictable multi-threading of embedded applications using PRET-C. In Proc. MEMOCODE, pages 159–168, 2010.
• [3] Schoeberl M.: A Java processor architecture for embedded realtimesystems. Journal of Systems Architecture, 54(1–2):265–286, 2008.
• [4] Lee E.E. and Messerschmitt D.: Pipeline interleaved programmable DSP’s: Architecture. Acoustics, Speech, and Signal, IEEE Transactions on,35(9):1320–1333, 1987.
• [5] Liu, Reineke J., Broman D., Zimmer M. and Lee E. A.: A pret microarchitecture implementation with repeatable timing and competitive performance. In To appear in Proceedings of International Conference on Computer Design (ICCD), October 2012.
• [6] Liu: Precision Timed Machines. PhD thesis, EECS Department,University of California, Berkeley, May 2012.
• [7] Reineke J., Liu I., Patel H. D., Kim S. and Lee E. A.: PRET DRAM controller: Bank privatization for predictability and temporal isolation. In CODES+ISSS, pages 99–108. ACM, October 2011.
• [8] Banakar R., Steinke S., Lee B. S., Balakrishnan M. and Marwedel P.: Scratchpad memory: design alternative for cache on-chip memory in embedded systems. In Proc. CODES, pages 73–78, 2002.
• [9] Pułka A., Milik A.: Dynamic Rescheduling of Tasks in Time Predictable Embedded Systems, Proceedings of Programmable Devices and Embedded Systems, PDES 2012, Brno, Czech Republic, Vol. 11, Part 1, May 23-25, 2012, p. 305–310.
• [10] David Broman, Michael Zimmer, Yooseong Kim, Hokeun Kim, Jian Cai, Aviral Shrivastava, Stephen A. Edwards, Edward A. Lee: Precision Timed Infrastructure: Design Challenges. In Proceedings of the Electronic System Level Synthesis Conference (ESLsyn), Austin, Texas, USA, May 31-June 1, 2013.
• [11] Yoongu Kim , Michael Papamichael , Onur Mutlu , Mor Harchol- Balter: Thread Cluster Memory Scheduling: Exploiting Differences in Memory Access Behavior, Proceedings of the 2010 43rd Annual IEEE/ACM International Symposium on Microarchitecture, p.65-76, December 04-08, 2010 [doi 10.1109/MICRO.2010.51].
• [12] Kultursay E., Kandemir M.: Das Addressing End-to-End Memory Access Latency in NoC-Based Multicores Sharifi, C.R. Microarchitecture (MICRO), 2012 45th Annual IEEE/ACM International Symposium on Digital Object Identifier: 10.1109/MICRO.2012.35 Publication Year: 2012 , Page(s): 294 – 304.
• [13] Golly Ł., Pułka A.: Time predictable systems based on pipeline processor with interleaving of hardware thread, ELEKTRONIKA - KONSTRUKCJE, TECHNOLOGIE, ZASTOSOWANIA 2013/12.