Synteza 128-bitowych komparatorów hierarchicznych w strukturach CPLD/FPGA

• Autorzy: Gruszewski M.

Identyfikatory

DOI

10.15199/ELE-2014-042

Warianty tytułu

EN

Synthesis of 128-bit hierarchical comparators in CPLD/FPGA structures

• Języki publikacji: PL

Abstrakty

PL

Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metodę syntezy w postaci piramidalnych struktur hierarchicznych. Badania eksperymentalne wykonano dla komparatorów 128-bitowych w środowisku Quartus II firmy Altera. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny pakietu Quartus II. Efektywność przedstawionej metody określono na podstawie badań eksperymentalnych. Porównano wybrane parametry komparatorów o strukturze hierarchicznej z parametrami komparatora zbudowanego z bezpośrednim wykorzystaniem funkcji bibliotecznej lpm_compare pakietu Quartus II. Przeprowadzone badania wykazały istnienie struktur hierarchicznych, które są lepsze od wbudowanej funkcji lpm_compare. Najlepsze wyniki badań wykazały zmniejszenie kosztu realizacji oraz maksymalnego czasu propagacji odpowiednio o 11% i 45%.

EN

The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Synthesis method was developed in the form of pyramidal hierarchical structures. Experimental research was carried out on 128-bit comparators in the Altera Quartus II environment. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor. Effectiveness of the presented method was defined on the basis of experimental research. Selected parameters of hierarchical comparators were compared with parameters of the comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. The best test results show that implementation cost and maximum propagation delay were reduced by 11% and 45% respectively.

Słowa kluczowe

PL

komparator binarny; język Verilog; struktury CPLD/ FPGA; komparator o strukturze hierarchicznej; funkcja lpm_compare

EN

binary comparator; Verilog language; CPLD/FPGA structures; hierarchical comparator; lpm_compare function

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2014
• Tom: Vol. 55, nr 6
• Strony: 51--54
• Opis fizyczny: Bibliogr. 10 poz., wykr.

Twórcy

autor

Gruszewski M.

• Politechnika Białostocka, Wydział Informatyki

Bibliografia

• [1] Parhami B.: Efficient hamming weight comparators for binary vectors based on accumulative and up/down parallel counters, IEEE Trans. Circuits Syst., vol. 56, no. 2, p. 167–171, 2009.
• [2] Jarmolik W., Gruszewski M.: Nowy sposób projektowania uniwersalnego modułu do samotestowania układów hybrydowych, Elektronika, nr 4, s. 26–28, 2001.
• [3] Cheng S.-W.: Arbitrary Long Digit Sorter HW/SW Co-Design, Proceedings of IEEE Asia and South Pacific Design Automation Conference, p. 538–543, 2003.
• [4] Suzuki H., Kim C. H., Roy K.: Fast tag comparator using diode partitioned domino for 64-bit microprocessor, IEEE Trans. Circuits Syst. I, vol. 54, no. 2, p. 322–328, 2007.
• [5] Solov’ev V. V.: Proektirovanie cifrovyh sistem na osnove programmiruemyh logičeskih integral’nyh shem, Moskva, Gorâčaâ liniâ – Telekom, s. 636, 2001.
• [6] Chuang P., Li D., Sachdev M.: A Low-Power High-Performance Single-Cycle Tree-Based 64-Bit Binary Comparator IEEE Transactions on Circuits And Systems-II : Express Briefs, vol. 59, no. 2, 2012.
• [7] Deb S., Chaudhury S.: High-Speed Comparator Architectures for Fast Binary Comparison, Third International Conference on Emerging Applications of Information Technology (EAIT ), p. 454–457, 2012.
• [8] Deb S.: A Novel Architecture for Binary Comparison Using Time Division De-multiplexing Technique, Third International Conference on Emerging Applications of Information Technology (EAIT), p. 478–482, 2012.
• [9] Hauser A., Chichester I.: High-Speed 64-Bit Binary Comparator using Two Stages, European Journal of Engineering and Innovation. vol. 11, 2013.
• [10] Gruszewski M.: Metody syntezy komparatorów z wykorzystaniem języka Verilog w środowisku Quartus II , Elektronika, nr 1, s. 72–77, 2014.