Sprzętowy moduł zarządzania pamięcią w analizatorze pakietów dla sieci 10G

• Autorzy: Trzepiński M. , Bieniasz J. , Korona M. , Rawski M. , Skowron K.

Identyfikatory

DOI

10.15199/59.2016.8-9.40

Warianty tytułu

EN

Hardware implementation os memory management in packet monitor for 10G network

• Konferencja: XXXII Krajowe Sympozjum Telekomunikacji i Teleinformatyki (XXXII ; 26-28.09.2016 ; Gliwice, Polska)
• Języki publikacji: PL

Abstrakty

PL

Układy FPGA oferują dużą szybkość przetwarzania podobną do układów ASIC oraz elastyczność znaną z realizacji programowych. To sprawia, że struktury programowalne są coraz częściej wykorzystywane do przetwarzania ruchu w sieciach o dużych szybkościach transmisji. W artykule przedstawiono koncepcję oraz realizacjęsprzętowego systemu zarządzania pamięcią dla analizatora ruchu sieciowego.Dzięki zastosowaniu techniki programowalnej tego typu rozwiązania mogą być z powodzeniem wykorzystywane w systemach bezpieczeństwa czasu rzeczywistego.

EN

FPGA offers high performance comparable to ASIC and flexibility known from software.Programmable structures are more and more often applied ina variety of network solutions.In this paper a concept of memory management system for network flow analysis is presented in this article. Application of programmable technology allows males it possible to use this type of solutions in realtime security systems.

Słowa kluczowe

PL

analizator pakietów; FPGA; przetwarzanie ruchu sieciowego; zarządzanie pamięcią

EN

FPGA; memory management; network traffic computation; packet monitor

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
• Rocznik: 2016
• Tom: nr 8-9
• Strony: 942--946, CD
• Opis fizyczny: Bibliogr. 6 poz., rys., tab.

Twórcy

autor

Trzepiński M.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska, ul. Nowowiejska 15/19, 00-665 Warszawa

autor

Bieniasz J.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska, ul. Nowowiejska 15/19, 00-665 Warszawa

autor

Korona M.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska, ul. Nowowiejska 15/19, 00-665 Warszawa

autor

Rawski M.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska, ul. Nowowiejska 15/19, 00-665 Warszawa

autor

Skowron K.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska, ul. Nowowiejska 15/19, 00-665 Warszawa

Bibliografia

• [1] M. V. Ramakrishna, E. Fu and E. Bahcekapili. 1997. „Efficient hardware hashing functions for high performance computers”IEEE Transactions on Computers, 46 (12) : 1378-1381.
• [2] Song H., Dharmapurikar S., Turner J., Lockwood J. 2005. „Fast Hash Table Lookup Using Extended Bloom Filter: An Aid to Network Processing”, ACM SIGCOMM: 181-192.
• [3] Zadnik M., Pecenka T, Korenek J. 2005.„Netflow Probe Intended For High-speed Networks”. International Conference on Field Programmable Logic and Applications: 695-698. Brno University of Technology.
• [4] Cho Y., Mangione-Smith H. 2005. „Fast Reconfiguring Deep Packet Filter for 1+ Gigabit Network” 13th Annual IEEE Symposium on Field-Programmable Custom Computing Machines: 215-224 University of California
• [5] Moore A., Crogan M., Moore A. W., Mary Q., Zuev D. 2005. „Discriminators for use in flow-based classification”. Department of Computer Science ResearchReports.
• [6] Terasic, DE5-Net FPGA Development Kit, http://www.terasic.com.tw/cgibin/page/archive.pl?Language=English&CategoryNo=158&No=526, 05.2015