Rekonfgurowalny akcelerator kryptografczny

• Autorzy: Kryjak T.

Warianty tytułu

EN

Reconfgurable cryptographic accelerator

• Języki publikacji: PL

Abstrakty

PL

W artykule omówiono zastosowanie układów rekonfigurowalnych FPGA jako akceleratorów kryptograficznych - urządzeń, które mogą wykonywać operacje szyfrowania lub deszyfrowania danych szybciej i przy mniejszym zużyciu energii niż procesory ogólnego przeznaczenia, oferując jednocześnie dużą elastyczność oraz możliwość rozwoju i modyfikacji rozwiązania. W pierwszej części pracy przedstawiono budowę i zasoby dostępne we współczesnych układach FPGA, a w drugiej zaprezentowano implementację algorytmu kryptograficznego CLEFIA.

EN

This paper discusses the use of FPGA devices as cryptographic accelerators, which are able to perform the encryption or decryption operation faster and using less power than general-purpose processors while offering great flexibility and the ability to further develop and modify the design. In the first part, the structure and resources available in modern FPGAs are presented and in the second the implementation of the cryptographic algorithm CLEFIA is discussed.

Słowa kluczowe

PL

układy FPGA; kryptografia; algorytm CLEFIA

EN

FPGA devices; cryptography; CLEFIA cipher

• Wydawca: Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów PIAP
• Czasopismo: Pomiary Automatyka Robotyka
• Rocznik: 2013
• Tom: R. 17, nr 5
• Strony: 78--85
• Opis fizyczny: Bibliogr. 30 poz., rys., tab.

Twórcy

autor

Kryjak T.

• AGH Akademia Górniczo-Hutnicza, Wydział EAIiIB, Katedra Automatyki i Inżynierii Biomedycznej

Bibliografia

• 1. Altera, [www.altera.com] (dostęp 26.02.2012 r.).
• 2. Beuchat J.-L., Modular multiplication for FPGA implementation of the IDEA block cipher, IEEE International Conf. on Application-Specific Systems, Architectures and Processors. Proceedings of: 412-422, 24-26 June 2003.
• 3. Boukerche A., Correa J.M., Melo A., Jacobi R.P., A Hardware Accelerator for the Fast Retrieval of DIALIGN Biological Sequence Alignments in Linear Space, IEEE Transactions on Computers, vol. 59, no. 6, 808-821, June 2010.
• 4. CatapultC, [www.calypto.com] (dostęp 26.02.2012 r.).
• 5. Clefia Evaluations, Sony Corporation, The 128-bit Block Cipher CLEFIA Security and Performance Evaluations, 2007.
• 6. Clefia Specification, Sony Corporation, The 128-bit Block Cipher CLEFIA Algorithm Specification, 2007.
• 7. Copacobana, [www.copacobana.org] (dostęp 26.02.2012 r.)
• 8. Fournaris A.P., Koufopavlou O., Efficient CRT RSA with SCA Countermeasures, 14th Euromicro Conference on Digital System Design (DSD), 593-599, 2011.
• 9. Gielata A., Russek P., Wiatr K., Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń, „Pomiary Automatyka, Kontrola”, Stowarzyszenie Inżynierów i Techników Mechaników Polskich, vol. 53, nr 5, 48-50, 2007.
• 10. Gorgoń M., Architektury rekonfigurowalne do przetwarzania i analizy obrazu oraz dekodowania cyfrowego sygnału wideo, Uczelniane Wydawnictwa Naukowo-Dydaktyczne AGH, Kraków, 2007.
• 11. Jamro E., Wiatr K., Wielgosz, M., FPGA Implementation of 64-Bit Exponential Function for HPC, International Conference on Field Programmable Logic and Applications, FPL 2007, 718-721, 27-29 Aug. 2007.
• 12. Jin S., Kim D., Nguyen T.T., Kim D., Kim M., Jeon J.W., Design and Implementation of a Pipelined Datapath for High-Speed Face Detection Using FPGA, IEEE Transactions on Industrial Informatics, vol. 8, no. 1, 158-167, Feb. 2012.
• 13. Karabchevsky S., Kahana D., Ben-Harush O., Guterman H., FPGA-Based Adaptive Speckle Suppression Filter for Underwater Imaging Sonar, IEEE Journal of Oceanic Engineering, vol. 36, no. 4, 646-657, Oct. 2011.
• 14. Kitsos P., Sklavos N., Skodras A. N., An FPGA Implementation of the ZUC Stream Cipher, 14th Euromicro Conf. on Digital System Design (DSD), 814-817, 2011.
• 15. Kołek K., FPGA-based PLC-like controller, 12th IEEE international conference on Methods and Models in Automation and Robotics, 2006.
• 16. Kryjak T., Gorgoń M., Akcelerator sprzętowy do szyfrowania strumienia danych, Automatyka: półrocznik Akademii Górniczo-Hutniczej im. Stanisława Staszica w Krakowie, t. 12, z. 3, 695-707, 2008.
• 17. Kryjak T., Komorkiewicz M., Gorgoń M., Real-time moving object detection for video surveillance system in FPGA, The 2011 Conference on Design & Architectures for Signal and Image Processing (DASIP), 209-216, 2011.
• 18. LabVIEW, [www.ni.com/fpga] (dostęp 26.02.2012 r.).
• 19. Maxeler, [www.maxeler.com/content/frontpage] (dostęp 26.02.2012 r.).
• 20. Mitrion C., [www.mitrionics.com] (dostęp 26.02.2012 r.).
• 21. Ogiela M.R., Systemy utajniania informacji, Uczelniane Wyd. Naukowo-Dydaktyczne AGH, Kraków, 2003.
• 22. Petrovic M., Smiljanic A., Blagojevic M., Design of thwitching Control ler for the High-Capacity Non-Blocking Internet Router, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 17, no. 8, 1157-1161, Aug. 2009.
• 23. Rudra A., Dubey P. K., Julta C.S., Kumar V., Rao J. R., Rohatgi P., Effcient Implementation of Rijandel Encryption with Composite Field Arithmetic, CHES 2001, LNCS 2162, 171-184, Springer-Verlag, 2001.
• 24. Schneier B., Kryptografia dla praktyków, WNT, 1995
• 25. SONY, [www.sony.net/Products/cryptography/clefia/index.html], (dostęp 26.02.2012 r.).
• 26. Standaert F.-X., Rouvroy G., Quisquater, J.-J., FPGA Implementations of the DES and Triple-DES Masked Against Power Analysis Attacks, International Conference on Field Programmable Logic and Applications, 2006. FPL ‘06, 1-4, 28-30 Aug. 2006.
• 27. Sugawara T., Homma N., Aoki T., Satoh A., High-performance ASIC Implementations of the 128-bit Block Cipher CLEFIA, IEEE International Symposium on Circuits and Systems, 2008.
• 28. Wielgosz M., Jamro E., Wiatr K., Feasibility of achieving high calculation speeds on the RASC platform, ICSES 2008 International Conference On Signals and Electronic Systems, Krakow, September 14-17, 2008.
• 29. Xilinx, [www.xilinx.com] (dostęp 26.02.2012 r.).
• 30. Yunqiang Y., Fathy A.E., Development and Implementation of a Real-Time See-Through-Wall Radar System Based on FPGA, IEEE Transactions on Geoscience and Remote Sensing, vol. 47, no. 5, 1270-1280, May 2009.

Uwagi

PL

Praca finansowana ze środków AGH (umowa AGH nr 11.11.120.612).