Komparatory hierarchiczne - metody opisu, wyniki syntezy

• Autorzy: Salauyou V. , Gruszewski M.

Warianty tytułu

EN

Hierarchical comparators - description methods, synthesis results

• Języki publikacji: PL

Abstrakty

PL

Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metody opisu komparatorów w postaci piramidalnych struktur hierarchicznych. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny. Badania eksperymentalne wykonano dla komparatorów 64-bitowych w środowisku Quartus II firmy Altera. Przeprowadzone badania wykazały, że istnieją struktury hierarchiczne, które są bardziej efektywne od wbudowanej funkcji lpm_compare pakietu Quartus II. W najlepszym przypadku uzyskano zmniejszenie maksymalnego czasu propagacji o 44%.

EN

The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor [10]. Section 1 describes the notion of a digital comparator, its basic usage [1-4] and research directions [6-10]. Section 2 presents the general hierarchical structure of the comparator (Fig. 2). Section 3 describes the method of building new hierarchical structures of 64-bit comparators. Section 4 presents the results of experimental research. Comparators were built and tested in the Altera Quartus II environment. In the experimental research, the 64-bit hierarchical comparators were compared with the 64-bit comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The research was conducted on three CPLD families (MAX 3000 A, MAX II and MAX V) and two FPGA families (Cyclone III and Arria II GX). Three parameters were compared: implementation cost, maximum propagation delay and overall power dissipation. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. For the MAX 3000 A family, the implemented hierarchical methods of comparator synthesis show the improved results: 32% in the implementation cost, 44% in the maximum propagation delay and 18% in the overall power dissipation. The improved results for Arria II are as follows: 17% in the implementation cost and 26% in the maximum propagation delay.

Słowa kluczowe

PL

komparator binarny; język Verilog; komparator o strukturze hierarchicznej; funkcja lpm_compare; struktury CPLD/FPGA

EN

binary comparator; Verilog language; hierarchical comparator; lpm_compare function; CPLD/FPGA structures

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2014
• Tom: R. 60, nr 7
• Strony: 498--500
• Opis fizyczny: Bibliogr. 10 poz., tab., rys.

Twórcy

autor

Salauyou V.

• Politechnika Białostocka, Wydział Informatyki, ul. Wiejska 45A, 15-351 Białystok

autor

Gruszewski M.

• Politechnika Białostocka, Wydział Informatyki, ul. Wiejska 45A, 15-351 Białystok

Bibliografia

• [1] Parhami B.: Efficient hamming weight comparators for binary vectors based on accumulative and up/down parallel counters, IEEE Trans. Circuits Syst., vol. 56, no. 2, p. 167-171, 2009.
• [2] Jarmolik W., Gruszewski M.: Nowy sposób projektowania uniwersalnego modułu do samotestowania układów hybrydowych, Elektronika, nr 4, s. 26-28, 2001.
• [3] Cheng S.W.: Arbitrary Long Digit Sorter HW/SW Co-Design, Proceedings of IEEE Asia and South Pacific Design Automation Conference, p. 538-543, 2003.
• [4] Suzuki H., Kim C. H., Roy K.: Fast tag comparator using diode partitioned domino for 64-bit microprocessor, IEEE Trans. Circuits Syst. I, vol. 54, no. 2, p. 322-328, 2007.
• [5] Sоlоv'еv V. V.: Proektirovanie cifrovyh sistem na osnove prоgrаmmiruemyh logičeskih integral'nyh shem, Moskva, Gorâčaâ liniâ - Telekom, s. 636, 2001.
• [6] Chuang P., Li D., Sachdev M.: A Low-Power High-Performance Single-Cycle Tree-Based 64-Bit Binary Comparator IEEE Transactions on Circuits And Systems-II: Express Briefs, vol. 59, no. 2, 2012.
• [7] Deb S., Chaudhury S.: High-Speed Comparator Architectures for Fast Binary Comparison, Third International Conference on Emerging Applications of Information Technology (EAIT), p. 454-457, 2012.
• [8] Deb S.: A Novel Architecture for Binary Comparison Using Time Division Demultiplexing Technique, Third International Conference on Emerging Applications of Information Technology (EAIT), p. 478-482, 2012.
• [9] Hauser A., Chichester I: High-Speed 64-Bit Binary Comparator using Two Stages, European Journal of Engineering and Innovation. vol. 11, 2013.
• [10] Gruszewski M.: Metody syntezy komparatorów z wykorzystaniem języka Verilog w środowisku Quartus II, Elektronika, nr 1, s. 72-77, 2014.