Strategia weryfikacji systemu na chipie oparta na mechaniźmie FDL

• Autorzy: Pułka A.

Warianty tytułu

EN

System on chip verification strategy based on FDL mechanism

• Języki publikacji: PL

Abstrakty

PL

Artykuł dotyczy zagadnień weryfikacji formalnej złożonych systemów elektronicznych, tzw. SoC. W pracy zaproponowano nowe oryginalne podejście do planowania strategi weryfikacji opartej o wnioskowanie zdroworozsądkowe. Opisano formalną metodologię mechanizmu planowania bazującą na rozproszonej logice domniemań FDL (Fuzzy Default Logic). Zdefiniowano wieloetapową strategię weryfikacji w postaci narzędzia systemu weryfikacji związanej z określoną platformą sprzętowo-programową. Metodologia została zweryfikowana na prototypowej platformie SoC połączonej magistralą AMBA. Pokazano zalety proponowanego podejścia.

EN

The paper deals with problem of the formal verification of complex electronic embedded systems. A new commonsense strategy is proposed. The formal methodology of the inference engine modeling based on Fuzzy Default Logic is given. The multistage verification strategy as the platform dependent verification (PDV) toolset is defined. The methodology has been validated on examples on a prototype AMBA-based virtual SoC platform working with SystemVerilog verification procedures. The advantages of the presented methodology have been emphasized.

Słowa kluczowe

PL

elektroniczne systemy wbudowane; weryfikacja formalna; przetwarzanie informacji niepełnej i niepewnej; asercja; SystemVerilog

EN

electronic embedded systems; formal verification; incomplete and imprecise information handling; assertions; SystemVerilog

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2010
• Tom: Vol. 51, nr 12
• Strony: 87--90
• Opis fizyczny: Bibliogr. 13 poz.

Twórcy

autor

Pułka A.

• Politechnika Śląska, Instytut Elektroniki, Gliwice

Bibliografia

• [1] Alur R. and Henzinger T. A.: Computer-aided verification: a textbook at ulr: http://www.cis.upenn.edu/~alur/CIS673/index.html
• [2] Drechsler R. (ed.): Advanced Formal Verification, KAP", 2004.
• [3] Wang F.: Formal Verification of Timed Systems: A Survey and Perspective. Proc. of IEEE, vol. 92, No.8, Aug.2004, pp. 1283-1305.
• [4] Prasad M., Biere A., Gupta A.: A Survey of Recent Advances in SAT-Based Formal Verification. Software Tools for Technology Transfer, Vol. 7, No. 2, 2005. pp. 156-173.
• [5] Yuan J., Pixley C., and Aziz A.: Constraint-Based Verification. Springer-Verlag 2006, New York, Inc.
• [6] Zadeh L. A.: Generalized theory of uncertainty (GTU)-principal concepts and ideas Computational Statistics & Data Analysis 51, 15-46, 2006.
• [7] Bhadra J., Abadir M. S., Wang L.-C., Ray S.: A Survey of Functional Verification through Hybrid Techniques. Journal of IEEE Design & Test of Computers, March-April 2007.
• [8] Spears C.: SystemVerilog for Verification: A Guide to Learning the Testbench Language Features. Springer, 2008.
• [9] Pułka A., A. Milik: VEST-An Intelligent Tool for Timing SoCs Verification Using UML Timing Diagrams. Proc. of the FDL'08 Conference, Stuttgart, GERMANY, Sept. 23-25 2008, pp. 118-123.
• [10] Bukała P.: Formal verification of complex models of communication protocols based on VI Ps in SystemVerilog", Master degree thesis under dr A. Pułka supervision) in Institute of Electronics, SUT, Gliwice 2009. (in Polish).
• [11] Pułka A.: Decision Supporting System Based on Fuzzy Default Reasoning. Proceedings of the HSI'09 Human Systems Interaction Conference, Catania, Italy, May 21-23, 2009, pp. 32-39.
• [12] SystemC Verification Standard Specification, in Official Web site: http://www.systemc.org.
• [13] AMBA Bus Specification Official Web Site:http://www.arm.com/products/system-ip/amba/.