Zastosowanie algorytmu genetycznego do optymalizacji uzysku analogowych układów scalonych

• Autorzy: Jantos P. , Grzechca D. , Rutkowski J.

Warianty tytułu

EN

An analogue integrated circuits yield optimisation with the use of genetic algorithm

• Języki publikacji: PL

Abstrakty

PL

Projektowanie analogowych układów scalonych pod kątem ich wytwarzania oraz uzysku DFM/DFY (ang. Design for Manufacturability and Yield) to jedno z najważniejszych zagadnień w procesie ich produkcji. Możliwe jest częściowe nieuwrażliwienie działania układu scalonego na, spowodowane rozrzutem tolerancyjnym, zmiany wartości parametrów obwodu, poprzez precyzyjny dobór ich wartości nominalnych. W artykule, proponujemy wykorzystanie algorytmu genetycznego w procesie centrowania wartości nominalnych parametrów obwodu. Proces wykorzystuje również skonstruowany przez nas model analogowego obwodu scalonego oraz analizę Monte Carlo. Przedstawiona metoda centrowania została zweryfikowana z wykorzystaniem przykładowego układu - wzmacniacza operacyjnego wykonanego w technologii CMOS.

EN

Design for Manufacturability and Yield is one of the most important concepts in analogue integrated circuits manufacturing. The process of adjusting the nominal values of circuit parameters allows for partial immunisation of its performance against deviations in value of the circuit's parameters. This paper proposes the use of an evolutionary tool, the genetic algorithm, for design centring. The process is based on encompassing an assumed integrated model and Monte Carlo analysis. The presented design centring method has been verified with the use of an example circuit, i.e. a CMOS operational amplifier.

Słowa kluczowe

PL

analiza Monte Carlo; technologia CMOS

EN

CMOS operational amplifier; Monte Carlo analysis

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2010
• Tom: Vol. 51, nr 12
• Strony: 84--86
• Opis fizyczny: Bibliogr. 12 poz.

Twórcy

autor

Jantos P.

autor

Grzechca D.

autor

Rutkowski J.

• Politechnika Śląska, Zakład Teorii Sygnałów i Obwodów, Instytut Elektroniki, Gliwice

Bibliografia

• [1] Kuo T. C., H. Zhang: Design for Manufacturability and Design for "X", Concepts, Applications and Perspectives. IEEE/CPMT Integrated Electronics Manufacturing Technology International Symposium, Austin, USA, 1995, pp. 446-459.
• [2] Buhler M., J. Koehl, J. Bickford, et al: DATE 2006 Special Session: DFM/DFY Design for Manufacturabiiity and Yield-influence of process variations in digital, analog and mixed-signal circuit design. Design, Ajtomation and Test in Europe (DATE'06), Munich, Germany, 2006, pp. 387-392.
• [3] Wilcox R., T. Forhan, G. Starkey, D. Turney: Design for Manufacturability: A Key to Semiconductor Manufacturing Excellence IEEE/SEMI Advanced Semiconductor Manufacturing Conference and Workshop.Boston, USA, 1998, pp. 308-313.
• [4] Keramat M., R. Kielbasa: Generalized Centers of Gravity Algorithm for Yield Optimization of Integrated Circuits. International Symposium on Circuits and Systems (ISCAS'98), Monterey, USA, 1998, Vol. 6, pp. 334-337.
• [5] Laker K. R., W. M. C. Sansen: Design of Analog Integrated Circuits and Systems. McGraw-Hill, 1994.
• [6] Millman J., C. C. Halkies: Integrated Electronics: Analog and Digital Circuits and Systems. McGraw-Hill, 1972.
• [7] B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, 2001.
• [8] van Zant P.: Microchip Fabrication: A Practical Guide to Semiconductor Processing.McGraw-Hill, 2004.
• [9] Jantos P., J. Rutkowski: Evolutionary Methods to Analogue Electronic Circuits Yield Optimisation. Bulletin of the Polish Academy of Sciences: Technical Sciences, Volume 56, Issue 1, March 2008, pp. 9-16.
• [10] Bäck T., B. Fogel, Z. Michalewicz: Evolutionary Computation I-Basic Algorithms and Operators. IOP Publishing Ltd, USA, 2000.
• [11] Bäck T., B. Fogel, Z. Michalewicz: Evolutionary Computation II-Advanced Algorithms and Operators. IOP Publishing Ltd, USA, 2000.
• [12] Zhou J., J. Liu: On the Measurement of Common-mode Rejection Ratio. IEEE Transactions on Circuits and Systems, Vol. 52, No. 1, 2005.