Wrażliwość odpowiedzi na skok jednostkowy na zmiany parametrów RLC połączeń w układach VLSI

• Autorzy: Waradzińska A. , Bandurski W.

Warianty tytułu

EN

Step response sensitivity to RLC parameters of VLSI interconnect

• Języki publikacji: PL

Abstrakty

PL

W artykule analizowana jest wrażliwość odpowiedzi skokowej na zmiany parametrów RLC połączeń w systemie bramka-połączenie-bramka. Przedstawiono wyrażenia opisujące wrażliwość na parametry RLC połączenia oraz rozważono odchylenia jakim ulegnie odpowiedź skokowa na skutek względnych zmian parametrów RLC.

EN

In the paper there is considered sensitivity of the voltage step response of the system inverter-interconnect-inverter with respect to RLC parameters. The sensitivity formulas for RLC parameters are given. There is also analyzed voltage step response deviation to relative parameter RLC variations.

Słowa kluczowe

PL

modelowanie połączeń; układy VLSI; linia transmisyjna RLC; wrażliwość

EN

interconnect modeling; VLSI system; RLC transmission; sensitivity

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2010
• Tom: Vol. 51, nr 12
• Strony: 71--74
• Opis fizyczny: Bibliogr. 7 poz., wykr.

Twórcy

autor

Waradzińska A.

autor

Bandurski W.

• Politechnika Poznańska, Katedra Telekomunikacji Multimedialnej i Mikroelektroniki

Bibliografia

• [1] Kahng A. B., Muddu S.: An analytical delay model for RLC interconnects. IEEE Trans, on CAD of Integr. Circuits and Syst, vol. 16, Dec. 1997, pp. 1507-1514.
• [2] Ismail Y. I., Friedman E. G.: Effects of inductance on the propagation delay and repeater insertion in VLSI circuits. IEEE Iran. VLSI Sys., vol. 8, No. 2, April 2000, pp. 195-206.
• [3] Ligocka A., Bandurski W.: Multiple Scales Method in Calculation of VLSI Interconnects Threshold Crossing Time. IEEE Trans. on Advanced Packaging, May 2009, vol 32, number 2, pp. 517-527.
• [4] Xue T., Kuh E. S., and Yu Q.: A sensitivity-based wiresizing approach to interconnect optimization of lossy transmission line topologies, in Proc. IEEE Multi-Chip Module Conf., Jan. 1996, pp. 117-121.
• [5] Ligocka A., Bandurski W.: Sensitivity analysis of VLSI interconnect output signal. Proceedings of the 15th International Conference Mixed Design of Integrated Circuits and Systems Poznań, 19-21 June 2008.
• [6] Deutsch A. et al.: When are transmission-line effects important for on-chip interconnections. IEEE Trans, on MTT, vol. 45, No. 10, Octob.1997, pp. 1836-1846.
• [7] Ligocka-Wardzinska A., Bandurski W.: Sensitivity Analysis of the Output Signal of VLSI Inverter-Interconnect-Inverter System to Selected Parameters. IETE Tech Rev 2009; vol 26, pp. 440-52.