Układ arbitrażu z pełną rotacją priorytetów do najniższego dla systemu wieloprocesorowego

• Autorzy: Taborek K. , Hrynkiewicz E. , Pogoda Z.

Warianty tytułu

EN

Arbitration circuit with full rotation of priorities to the lowest one for multiprocessor system

• Konferencja: Krajowa Konferencja Elektroniki. 6 ; 11-13.06.2007 ; Darłówko Wschodnie, Polska
• Języki publikacji: PL

Abstrakty

PL

Opisany układ arbitrażu został zaprojektowany dla klasycznego systemu wieloprocesorowego ze wspólną pamięcią i dzieloną w czasie magistralą. W arbitrażu tym został zaimplementowany algorytm arbitrażu nazwany "pełna rotacja priorytetów do najniższego". Układ arbitrażu zaprojektowano w formie modułowej i może on być rozbudowywany. Dzięki odpowiednim rozwiązaniom sprzętowym ma on prostą strukturę logiczną i może być łatwo implementowany w strukturach programowalnych FPGA. Został również zaprezentowany model kolejkowy systemu wieloprocesorowego z przedmiotowym arbitrem. Na podstawie tego modelu możliwe było wyliczenie wydajności systemu wieloprocesorowego.

EN

The paper presents an arbitration circuit that was designed for the classical multiprocessor system with a common memory and a timesharing bus. In this arbiter was implemented the arbitration algorithm which was called "full rotation of priorities to the lowest one". The arbitration circuit was designed as modular and expandable. Thanks to proper hardware solutions this circuit has generally a simply logic structure. This logic structure was implemented in FPGA. Operation of the arbiter in the multiprocessor system was described. Block diagrams of all parts of the arbitration circuit were shown. A queueing model of the multi-processor system with the arbiter was presented. Thanks to this model, it was possible to predict performance of this system.

Słowa kluczowe

PL

układ arbitrażu; rotacja priorytetów; system wieloprocesorowy; model kolejkowy; wydajność systemu

EN

arbitration circuit; priority rotation; multiprocessor system; queueing model; system performance

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2007
• Tom: Vol. 48, nr 11
• Strony: 93--96
• Opis fizyczny: Bibliogr. 6 poz., wykr.

Twórcy

autor

Taborek K.

autor

Hrynkiewicz E.

autor

Pogoda Z.

• Politechnika Śląska, Wydział Automatyki, Elektroniki i Informatyki, Gliwice

Bibliografia

• [1] Czachórski T.: Modele kolejkowe w ocenie efektywności sieci i systemów komputerowych. PKJS, Gliwice, 1999.
• [2] Gelenbe E.: Multiprocessor Performance. Wiley, Chichester, pp. 12-15, 1989.
• [3] Taborek K.: Hardware Implementation of the 8-bit Multiprocessor System. Proceedings of International Conference PDS'95, pp. 145-151, Gliwice, 1995.
• [4] Taborek K.: Układy arbitrażu w systemach wieloprocesorowych. Praca doktorska, Gliwice, 2003.
• [5] Taborek K., Hrynkiewicz E.: Arbitration Circuit with Full Rotation of Priorities to the Highest one for Multiprocessor System. Proc. of 8th IEEE Workshop DDECS'05, pp. 202-205, Sopron, Hungary.
• [6] Taborek K., Pogoda Z.: Układ arbitrażu o stałych priorytetach dla systemu wieloprocesorowego. Materiały konferencyjne V KKE, Darłówko Wschodnie, 2006.