Realizacja w układach FPGA jednostek operacyjnych działających w arytmetyce ułamkowej

• Autorzy: Maslennikov O. , Maslennikova N. , Pawłowski P. , Khadzhynov W. , Sergyienko A.

Warianty tytułu

EN

Realization of processing units operating in rational fraction arithmetic in FPGA devices

• Konferencja: Krajowa Konferencja Elektroniki. 6 ; 11-13.06.2007 ; Darłówko Wschodnie, Polska
• Języki publikacji: PL

Abstrakty

PL

Zaproponowano wykorzystanie arytmetyki ułamkowej w jednostkach operacyjnych układów typu system-on-chip, implementowanych w nowoczesnych układach FPGA. Pozwala to na redukcję złożoności sprzętowej jednostek arytmetyczno-logicznych w porównaniu z podobnymi jednostkami arytmetycznymi pracującymi z liczbami stałoprzecinkowymi i zmiennoprzecinkowymi o tej samej precyzji. Jako przykład zaproponowano projekt 35-bitowej jednostki arytmetyki ułamkowej, która jest przeznaczona do wykonywania operacji dodawania, mnożenia, dzielenia, mnożenia z dodawaniem i dzielenia z dodawaniem. Architektura zaproponowanej jednostki arytmetycznej jest dostosowana do wewnętrznej struktury rekonfigurowalnych platform firmy Xilinx (jak Virtex II lub Virtex 4), dlatego jej złożoność sprzętowa jest do 4,5 razy mniejsza w porównaniu z podobnymi jednostkami arytmetyki zmiennoprzecinkowej.

EN

In this paper, use of the rational fraction arithmetic in the system-on-chip processing units destined for implementation in modern FPGA devices is proposed. This allows reduction the hardware complexity of the arithmetic-logic units in comparison with similar arithmetic units operating with fixed-point or floating-point numbers with the same precision. As an example, in this paper, the project of the 35-bit rational fraction arithmetic unit is proposed, which is destined to perform addition, multiplication, division, multiplication with addition and division with addition operations. The architecture of the proposed arithmetic unit is adapted to the internal structure of the Xilinx reconfigurable platforms (as for instance Virtex II or Virtex 4), therefore its hardware complexity is up to 4,5 times less in comparison with similar floatingpoint arithmetic units.

Słowa kluczowe

PL

układy reprogramowalne FPGA; platformy reprogramowalne FPGA; jednostki operacyjne ALU stało- i zmiennoprzecinkowe; arytmetyka ułamkowa RFA; układy mnożące; bloki normalizacji wyników

EN

FPGA programmable platforms; FPGA programmable devices; ALU fixed-point processing units; ALU floating-point processing units; rational fraction arithmetic (RFA); multipliers; normalization blocks; linear algebra algorithms

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2007
• Tom: Vol. 48, nr 11
• Strony: 34--36
• Opis fizyczny: Bibliogr. 10 poz., wykr.

Twórcy

autor

Maslennikov O.

autor

Maslennikova N.

autor

Pawłowski P.

autor

Khadzhynov W.

autor

Sergyienko A.

• Politechnika Koszalińska, Wydział Elektroniki i Informatyki

Bibliografia

• [1] Keating M., Bricaud P.: Reuse Methology Manual For System-on-a-Chip Design. Kluwer Academic Publishers, 1999.
• [2] The Programmable Logic Data Book. Xilinx, Inc., 2003.
• [3] Goetting E.: Introducing the new Virtex 4 FPGA Family. Xcell Jornal, Xilinx, 2005, Issue 52, pp. 6-9.
• [4] Battson N.: Designing with the Virtex 4 XtremeDSP Slice. Xcell Journal, Xilinx, Issue 52, 2005, pp. 28-31.
• [5] Fausett L. V.: Numerical Methods: Algorithms and Applications, Prentice Hall, 2003.
• [6] Cosnard M., Trystram D.: Parallel Algorithms and Architectures, Int. Thomson Computer Press, 1995.
• [7] Underwood K. D., Hemmert K. S.: Closing the Gap: CPU and FPGA Trends in sustained Floating Point BLAS Performance, Proc. IEEE Symp. Field Programmable Custom Computing Machines, FCCM 2004.
• [8] Horn B. K. P.: Rational Arithmetic for Mini computers. Software - Practice and Experience. Vol. 8, 1978, pp.171-176
• [9] Dou Y., Vassiliadis S., Kuzmanov G. K., Gaydadjiev G. N.: 64-bit Floating point FPGA Matrix Multiplication. ACM/SIGDA 13-th Int. Symp on Field Program. Gate Arrays, FPGA-200E pp. 86-95.
• [10] Maslennikow O., Lepekha V., Sergyienko A.: FPGA Implementation of the Conjugate Gradient Method. Lecture Notes in Computer Science, Springer, 2006, vol. 3911, pp. 526-533.