High resolution intelligent cyclic A/D converters with low resolution internal feedback D/A converters

• Autorzy: Jędrzejewski K. , Jasnos J.

Warianty tytułu

PL

Inteligentne cykliczne przetworniki A/C o wysokiej rozdzielczości wykorzystujące w pętli sprzężenia zwrotnego wewnętrzne przetworniki C/A o niskiej rozdzielczości

• Konferencja: International Conference on Signal and Electronic Systems : ICSES 2012 (18-21.09.2012; Wrocław, Polska)
• Języki publikacji: EN

Abstrakty

EN

The paper presents a new idea of simplification of the architecture of so called intelligent cyclic A/D converters which enables the significant decreasing of resolution of internal feedback D/A sub-converters employing in the intelligent cyclic A/D converters. The motivation to work on this problem results from earlier difficulties in design of a precise high-resolution feedback D/A sub-converter in practical implementation of the intelligent cyclic A/D converter as an integrated circuit in CMOS technology. The modifications suggested in the paper simplifies the architecture of the intelligent cyclic A/D converters and, in consequence, diminishes significantly size, production costs, and power consumption of the intelligent cyclic A/D converters manufactured as integrated circuits or their parts. Simultaneously, the proposed solution improves the performance of the intelligent cyclic A/D converters, among others increasing achievable values of the effective number of bits of converters. Basic particularities of operation of the modified intelligent cyclic A/D converters were studied in simulation experiments, which illustrates potential benefits of the proposed modifications. Results of selected simulation experiments are presented and discussed in the paper.

PL

Artykuł przedstawia nową koncepcję uproszczenia architektury tak zwanych inteligentnych cyklicznych przetworników analogowo-cyfrowych (A/C), która umożliwia znaczące zmniejszenie rozdzielczości wewnętrznych przetworników cyfrowo-analogowych (C/A) wykorzystywanych w pętli sprzężenia zwrotnego inteligentnych cyklicznych przetworników A/C. Przyczyną zajęcia się tą tematyką były trudności w skonstruowaniu precyzyjnego wewnętrznego przetwornika C/A o wysokiej rozdzielczości podczas praktycznej realizacji inteligentnego cyklicznego przetwornika A/C w postaci układu scalonego w technologii CMOS. Proponowane w artykule modyfikacje upraszczają architekturę inteligentnych cyklicznych przetworników A/C i w konsekwencji zmniejsza znacząco rozmiary, koszty produkcji i pobór mocy inteligentnych cyklicznych przetworników A/C produkowanych jako układy scalone lub ich części. Jednocześnie, zaproponowane rozwiązanie polepsza parametry inteligentnych cyklicznych przetworników A/C, między innymi zwiększając osiągalne wartości efektywnej liczby bitów przetworników. Podstawowe właściwości pracy inteligentnych cyklicznych przetworników A/C zostały zbadane za pomocą eksperymentów symulacyjnych, które ilustrują potencjalne korzyści proponowanych modyfikacji. W artykule przedstawiono wyniki wybranych eksperymentów symulacyjnych.

Słowa kluczowe

EN

analog-to-digital converters; adaptive estimation algorithms; optimization

PL

przetworniki analogowo-cyfrowe; adaptacyjne algorytmy estymacji; optymalizacja

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2013
• Tom: Vol. 54, nr 2
• Strony: 47--50
• Opis fizyczny: Bibliogr. 12 poz., wykr.

Twórcy

autor

Jędrzejewski K.

autor

Jasnos J.

• Warsaw University of Technology, Faculty of Electronics and Information Technology, Institute of Electronic Systems

Bibliografia

• [1] Platonov A. A.: „Optimal Identification of Regression-type Processes under Adaptively Controlled Observations”, IEEE Transactions on Signal Processing, vol. 42, no. 9, pp. 2280-2291, Sept. 1994.
• [2] Platonov A. A., K. Jędrzejewski, J. Jasnos: „Design and Analysis of Algorithmic Multi-pass A/D Converters with Theoretically Highest Resolution and Rate of Conversion”, Measurement, vol. 35, no. 3, pp. 277-287, Apr. 2004.
• [3] Platonov A. A., K. Jędrzejewski, Ł. M. Małkiewicz, J. Jasnos: „Principles of Optimisation, Modelling and Testing of Intelligent Cyclic A/D Converters”, Measurement, vol. 39, no. 3, pp. 213-231, Apr. 2006.
• [4] Platonov A. A., Z. Jaworski, K. Jędrzejewski, Ł. M. Małkiewicz, J. Jasnos: „Projektowanie i analiza laboratoryjnego prototypu cyklicznego przetwornika A/C wykorzystującego nową zasadę konwersji”, Elektronika, nr 8/2009, ss. 71-75.
• [5] Kester W.: Analog-Digital Conversion, Analog Devices, Inc., 2004.
• [6] Fernandes J., S. R. Lewis, A. M. Mallinson, G. A. Miller: „A14-bit 10-ps Subranging A/D Converter with S/H”, IEEE Journal od Solid-State Circuits, vol. 23, no. 6, pp. 1309-1315, Dec. 1988.
• [7] „AD 678 12-Bit 200 kSPS Complete Sampling ADC”, Data Sheet, Analog Devices, Inc., http://www.analog.com.
• [8] „AD 679 14-Bit 128 kSPS Complete Sampling ADC”, Data Sheet, Analog Devices, Inc., http://www.analog.com.
• [9] „AD 779 14-Bit 128 kSPS Complete Sampling ADC”, Data Sheet, Analog Devices, Inc., http://www.analog.com.
• [10] Jasnos J.: „Analysis and Application of Modified Sub-Optimal Algorithms to ICADC Design”, Proceedings of 14th IMEKO International Symposium on New Technologies in Measurement and Instrumentation and 10th Workshop on ADC Modeling and Testing, Gdynia-Jurata, Poland, pp. 564-567, Sept. 2005.
• [11] Małkiewicz Ł. M., A. A. Platonov: „Methods of Additional Improvement of Intelligent CADC Performance”, IEEE Instrumentation and Measurement Technology Conference, IMTC'2007, Warsaw, Poland, CD-ROM, May 2007.
• [12] „IEEE Std 1241-2000, IEEE Standard for Terminology and Test Methods for Analog-to-Digital Converters”, IEEE Inc., 2001.