14-ps precision time interval counter in CMOS ASIC

• Autorzy: Klepacki K. , Szplet R.

Warianty tytułu

PL

Licznik czasu o precyzji 14 ps w technologii CMOS ASIC

• Konferencja: International Conference on Signal and Electronic Systems : ICSES 2012 (18-21.09.2012; Wrocław, Polska)
• Języki publikacji: EN

Abstrakty

EN

This paper describes a design and test results of time interval counter (TIC), which provides a high precision of 14.4 ps within a wide measurement range of 1 ms. To achieve these parameters the counting method with a two-stage interpolation within a single clock period is involved. A subgate delay resolution is obtained with the aid of the differentia delay line technique. To diminish the nonlinearities of conversion and finally to improve the precision of measurement a novel matrix of differential delay lines is proposed. The TIC is implemented as an Application Specific Integrated Circuit (ASIC) in 0.35 µm CMOS process.

PL

W artykule przedstawiono projekt i wyniki badań licznika czasu o precyzji pomiaru 14.4 ps i zakresie pomiarowym powyżej 1 ms. Osiągnięcie wysokiej precyzji i szerokiego zakresu pomiarowego było możliwe dzięki zastosowaniu metody licznikowej i dwustopniowej interpolacji. Zastosowanie różnicowej linii kodującej w drugim stopniu interpolacji pozwoliło osiągnąć rozdzielczość pomiaru mniejszą niż opóźnienie pojedynczego bufora. Zaproponowana matryca kodująca z różnicowymi liniami kodującymi zmniejsza nieliniowość konwersji i w efekcie zwiększa precyzję pomiaru odcinka czasu. Licznik czasu zaprojektowano i wykonano w technologii CMOS 0.35 µm jako układ specjalizowanych (ASIC).

Słowa kluczowe

EN

time counter; integrated circuits; time-to-digital converter; time interval measurement

PL

precyzyjna metrologia czasu; licznik czasu; przetwornik czasowo-cyfrowy; układ specjalizowany

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2013
• Tom: Vol. 54, nr 2
• Strony: 42--46
• Opis fizyczny: Bibliogr. 29 poz., wykr.

Twórcy

autor

Klepacki K.

autor

Szplet R.

• Military University of Technology, Department of Electronic Engineering

Bibliografia

• [1] Akindinov A., et al.: „Design aspects and prototype test of very precise TDC system implemented for the multigap RPC of the ALICE-TOF”, Nuclear Instruments and Methods in Physics Research Section A: Accelerators, Spectrometers, Detectors and Associated Equipment, vol. 533, no. 1-2, Nov. 2004, pp. 178-182.
• [2] Staszewski R., et al.: „All-digital TX Frequency Synthesizer and Discrete-Time Receiver for Bluetooth Radio in 130 nm CMOS”, IEEE J. Solid-State Circuits, vol. 39, no. 12, Dec. 2004, pp. 2278-2291.
• [3] Lee M., M. Heidari, A. Abidi: „A low-noise wideband digital phase-locked loop based on a coarse-fine time-to-digital converter with subpicosecond resolution”, IEEE J. Solid-State Circuits, vol. 44, no. 10, Oct. 2009, pp. 2808-2816.
• [4] Chang-Ming Lai, Meng-Hung Shen, Geng-Yi Pan, Po-Chiun Huang, „A 90nm CMOS, 5.6ps, 0.23pJ/code Time-to-Digital Converter with Multi-path Oscillator and Seamless Cycle Detection”, IEEE Asian Solid-State Circuits Conference, Nov. 14-16, 2011, Jeju, Korea, pp. 357-360.
• [5] Jansson J.-P., V. Koskinen, A. Mantyniemi, J. Kostamovaara: „A Multichannel High-Precision CMOS Time-to-Digital Converter for Laser-Scanner-Based Perception Systems”, Instrumentation and Measurement, IEEE Transactions on, vol. 61, no. 9, Sep 2012, pp. 2581-2590.
• [6] Szplet R., Z. Jachna, J. Kalisz: „Scalony licznik czasu o rozdzielczości 50 ps w reprogramowalnym układzie FPGA”, Elektronika: konstrukcje, technologie, zastosowania, vol. 47, nr 9, pp. 41-45.
• [7] Szplet R., Z. Jachna, K. Różyc, J. Kalisz: „High precision time and frequency counter for mobile application”, WSEAS Transactions on Circuits and Systems, 9 (6), 2010, pp. 399-409.
• [8] Nutt R.: „Digital time intervalometer”, Rev. Sci. Instrum., vol. 39, no. 9, Sep. 1968, pp. 1342-1345.
• [9] Chen P., S.-L. Liu, J. Wu: „A CMOS pulse-shrinking delay element for time interval measurement”, IEEE Trans. Circuits Syst. II, Analog Digit. Signal Process., vol. 47, Sep. 2000, pp. 954-958.
• [10] Szplet R., K. Klepacki: „An FPGA-integrated time-to-digital converter based on two-stage pulse shrinking”, IEEE Trans. Inst. Meas., vol. 59, no. 6, Jun. 2010, pp. 1663-1670.
• [11] Chung C.-C., W.-J. Chu: „An All-Digital On-Chip Jitter Measurement Circuit in 65nm CMOS technology”, International Symposium on VLSI Design, Automation and Test, 25-28 April 2011, Hsinchu, Taiwan, pp. 1-4.
• [12] Park Y., D. Wentzloff: „A cyclic vernier time-to-digital converter synthesized from a 65nm CMOS standard library”, IEEE Int. Symposium on Circuits and Systems, Jun. 2010, Paris, France, pp. 3561-3564.
• [13] Sorkhabi M. M., S. Toofan: „A high resolution, multi-path gated ring oscillator based Vernier Time-to-Digital Converter”, Semiconductor Conference Dresden (SCD), 27-28 Sept. 2011, Dresden, Germany, pp. 1-4.
• [14] Abdel-Hafeez S., S. M. Harb: „On-chip jitter measurement architecture using a delay-locked loop with vernier delay line, to the order of giga hertz”, Mixed Design of Integrated Circuits and Systems (MIXDES), 16-18 Jun. 2011, Gliwice, Poland, pp. 502-506.
• [15] Staszewski R. В., et al.: „1.3 V 20 ps Time-to-Digital Converter for Frequency Synthesis in 90 nm CMOS”, IEEE Transactions on Circuits and Systems II, vol. 53, no. 3, 2006, s. 220-224.
• [16] Jansson J.-P., A. Mäntyniemi, and J. Kostamovaara: „A CMOS time-to-digital converter with better than 10 ps single-shot precision”, IEEE J. Solid-State Circuits, vol. 41, no. 6, Jun. 2006 pp. 1286-1296.
• [17] Mantyniemi A., T. Rahkonen, J. Kostamovaara: „A CMOS time-to-digital converter (TDC) based on a cyclic time domain successive approximation interpolation method”, IEEE J. Solid-State Circuits, vol. 44, no. 11, Nov. 2009, pp. 3067-3077.
• [18] Jansson J.-P., A. Mantyniemi, J. Kostamovaara: „Synchronization in a multi-level CMOS time-to-digital converter”, IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 56, no. 8, Aug. 2009, pp. 1622-1634.
• [19] von Kaenel V. et al.: „A 320 MHz, 1.5 mW@1.35 V CMOS PLL for microprocessor clock generation”, IEEE J. Solid-State Circuits, vol. 31, Nov. 1996, pp. 1715-1722.
• [20] Sidiropoulous S., D. Liu, J. Kim, G. Y. Wei, M. A. Horowitz: „Adaptive bandwidth DLLs and PLLs using regulated supply CMOS buffers”, in Dig. Tech. Papers IEEE Symp. VLSI Circuits, Jun. 2000, pp. 124-127.
• [21] Bae S. J., H. J. Chi, Y. S. Sohn, H. J. Park: „A VCDL-based 60-760 MHz dual-loop DLL with infinite phase-shift capability and adaptivebandwidth scheme”, IEEE J. Solid-State Circuits, vol. 40, no. 5, May 2005, pp. 1119-1129.
• [22] AlAhdab S., A. Mantyniemi, J. Kostamovaara, „Cyclic time domain successive approximation time-to-digital converter (tdc) with subps-level resolution”, in Instrumentation and Measurement Technology Conference (12 MTC), 2011 IEEE, may 2011, pp. 1-4.
• [23] Mohammad Maymandi-Nejad, Manoj Sachdev, „A Monotonic Digitally Controlled Delay Element”, IEEE J. Solid-State Circuits, vol. 40, no. 11, Nov 2005.
• [24] Baronti F., D. Lunardini, R. Roncella, R. Saletti: „A self-calibrating delay-locked delay line with shunt-capacitor circuit scheme”, IEEE J. Solid-State Circuits, vol. 39, no. 2, Feb. 2004, pp. 384-387.
• [25] Cova S., M. Bertolaccini: „Differential linearity testing and precision calibration of multichannel time sorters”, Nucl. Instrum. Meth., vol. 77, issue 2, pp. 269-276.
• [26] Rivoir J.: „Statistical linearity calibration of time-to-digital converters using a free-running ring oscillator”, in Proc. 15th Asian Test Symp., 20-23, Nov. 2006, Fukuoka, Japan, pp. 45-50.
• [27] http://vigo.com.pl/
• [28] Kalisz J., A. Poniecki, K. Różyc: „A simple, precise and low jitter delay/gate generator”, Review of Scientific Instruments, vol. 74 (2003), no. 7, pp. 3507-3509.
• [29] http://www.greenfieldtechnology.com/