Wpływ układu kluczującego na dokładność odwzorowania napięcia w układach próbkująco-pamiętających realizowanych w scalonej technologii CMOS

• Autorzy: Król K. , Piwowarska E.

Warianty tytułu

EN

Influence of switching circuit on voltage accuracy in modern CMOS sample-and-hold integrated circuits

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono wpływ realizacji układu kluczującego na dokładność układu próbkująco-pamiętającego zaprojektowanego w scalonej technologii CMOS 350 nm. Przeanalizowano zachowanie prostych kluczy NMOS, PMOS oraz CMOS. Następnie zaprojektowano i przeanalizowano układy kluczy o specjalnej konstrukcji, wykorzystujące efekt bootstrepu. Praktyczne zastosowanie otrzymanych wyników zilustrowano projektem 12-bitowego, szybkiego układu próbkująco-pamiętającego opartego o architekturę z millerowską pojemnością próbkującą.

EN

In this article the influence of a switching circuit realization on accuracy of voltage sample-and-hold circuit is shown. Switching circuits were designed and investigated in CMOS 350 nm technology. The influence of using simple single NMOS and PMOS transistor and CMOS transistor pair on the circuit accuracy were shown. Then, a special bootstrep switching circuits were designed and investigated. Practical application of obtained results was shown by designing and analyzing 12-bit fast sample-and-hold circuit based on miller capacitance architecture.

Słowa kluczowe

PL

układy próbkująco-pamiętające; technologia CMOS; układy kluczujące

EN

sample-and-hold circuit; CMOS technology; switching circuits

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2010
• Tom: Vol. 51, nr 7
• Strony: 86--89
• Opis fizyczny: Bibliogr. 9 poz., wyk.

Twórcy

autor

Król K.

autor

Piwowarska E.

• Instytut Tele- i Radiotechniczny, Warszawa

Bibliografia

• [1] Kizilyalli I. C., Rambaud M. M., Duncan A., Lytle S. A., Thoma M. J.: Threshold voltage-minimum gate length trade-off in buried channel PMOS devices for scaled supply voltage CMOS technologies. IEEE Electron Device Letters, vol. 16, issue 10, pp. 457-459, Październik 1995.
• [2] Tsung-Sum L., Chi-Chang L., Jian-Ting Z., Shen-Hau Y, Hua-Yung C.: A 250 MHz 20 mW 11 bit CMOS fully differential low-hold-pedestal track-and-hold circuit. Proceedings of the 16th VLSI Design/CAD Symposium, Sierpień 9-12, Hualien, Taiwan, 2005.
• [3] Sadollahy M., Hadidi K.: A High-Speed Highly-Linear CMOS S/H Circuit. Computer and Communication Engineering, 2008. ICCCE 2008. International Conference o, Maj 2008, pp. 550 - 553.
• [4] Wang L., Ren J., Yin W., Chen T, Xu J.: A High-Speed High-Resolution Low-Distortion CMOS Bootstrapped Switch. IEEE International Symposium on Circuits and Systems, pp. 1721-1724, Maj 2007.
• [5] Nakagome Y. et al.: Experimental 1.5V 64Mb DRAM. IEEE Journal of Solidstate Circuits, vol. 26, no. 4, pp. 465-472, Kwiecień 1991.
• [6] Lim P. J., Wooley B. A.: A High-Speed Sample-and-Hold Technique Using a Miller Hold Capacitance. IEEE J. Solid-State Circuits 26, pp. 643-651, 1991.
• [7] Chen M.J., Gu Y, Huang J., Shen W., Wu T., Hsu P.: A compact high-speed miller-capacitance-based sample-and-hold circuit. IEEE Transaction of Circuits and Systems, vol.45, no 2, pp.198-201, Luty 1998.
• [8] Razavi B.: Design of CMOS Analog Integrated Circuits. McGraw-Hill, 2000.
• [9] Abo A. M., Gray P. R.: A 1.5V 10-bit 14.3 MS/s CMOS pipeline analog-to-digital converter. IEEE Journal of Solid-State Circuits, vol. 34, no 5, pp. 599-606, 1999.