Designing heterogeneous reconfigurable systems : feasibility analysis, temporal partitioning and multi-processor scheduling

• Autorzy: Popp A. , Le Moullec Y. , Olech B.

Warianty tytułu

PL

Projektowanie niejednorodnych systemów rekonfigurowalnych : analiza wykonalności, planowe rozlokowanie zadań w czasie w warunkach wieloprocesorowości

• Języki publikacji: EN

Abstrakty

EN

In this paper we give an overview of directions of our research within the domain of heterogeneous reconfigurable systems. Our work is focused on heterogeneous signal processing architectures that consist of several processing units such as FPGAs and DSPs, where the FPGAs provide either full reconfiguration or partial reconfiguration. Although exist some scheduling methods, there is a lack of well defined methods and scheduling algorithms for architectures with several FPGAs and SW processors.

PL

W artykule przedstawiono ogólny zarys kierunków badań w zakresie projektowania niejednorodnych systemów rekonfigurowalnych. Autorzy skoncentrowali swój wysiłek na niejednorodnych architekturach systemów przetwarzania sygnałów składających się z wielu jednostek przetwarzających typu FPGA i DSP, gdzie FPGA oferują pełną lub częściową rekonfiguracje. Chociaż istnieją metody planowania rozlokowywania zadań w czasie dla A) rekonfigurowalnych systemów zawierających jeden układ FPGA i jeden procesor standardowy, a także B) niejednorodnych systemów wieloprocesorowych standardowych, to jednak brakuje dopracowanych metod i algorytmów planowania zadań w czasie dla systemów zawierających więcej niż jeden układ FPGA oraz pewną liczbę procesorów standardowych. Jest to powód zainteresowania badawczego autorów, u którego podstaw leży rozwinięcie podejścia z punktów A) oraz B). W szczególności, zamiar dotyczy problemu czasowego rozlokowywania zadań oraz planowania zadań w niejednorodnych systemach wieloprocesorowych.

Słowa kluczowe

EN

hardware-software codesign; FPGA; reconfigurable systems; multi-processor scheduling

PL

projektowanie współbieżne sprzętu i oprogramowania; reprogramowalne tablice logiczne; systemy rekonfigurowalne; planowania zadań dla obliczeń wieloprocesorowych

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2009
• Tom: Vol. 50, nr 12
• Strony: 130--133
• Opis fizyczny: Bibliogr. 11 poz., rys.

Twórcy

autor

Popp A.

autor

Le Moullec Y.

autor

Olech B.

• Aalborg University, Center for Software Defined Radio &Technology Platform

Bibliografia

• [1] Estrin G.: Reconfigurable computer origins: The ucla fixed-plus-variable (f+v) structure computer. IEEE Annals of the History of Computing, vol. 24, no 4, pp. 3 - 9, 2002.
• [2] Hartenstein R.: Trends in reconfigurable logic and reconfigurable computing. In 9th International Conference on Electronics, Circuits and Systems, vol. 2, September 2002, pp. 801 - 808.
• [3] Compton K., Hauck S.: Reconfigurable computing: A survey of systems and software. ACM Computing Surveys, vol. 34, no 2, pp. 171 - 210, June 2002.
• [4] Lysaght P., Blodget B., Mason J., Young J., Bridgford B.: Enhanced architectures, design methodologies and cad tools for dynamic reconfiguration of xilinx fpgas. In International Conference on Field Programmable Logic and Applications, 2006.
• [5] Shoa A., Shirani S.: Run-time reconfigurable systems for digital signal processing applications: a survey. Journal of VLSI Signal Processing Systems, vol. 39, no 3, pp. 213 - 235, 2005.
• [6] Kaul M., Vemuri R.: Optimal temporal partitioning and synthesis for reconfigurable architectures. In DATE'98: Proceedings of the conference on Design, automation and test in Europe.1em plus 0.5em minus 0.4emWashington, DC, USA: IEEE Computer Society, 1998, pp. 389 - 397.
• [7] Noguera J., Badia R. M.: A hw/sw partitioning algorithm for dynamically reconfigurable architectures. In Proceeding of Design, Automation and fest in Europe, March 2001, pp. 729 - 734.
• [8] Banerjee S., Bozorgzadeh E., Dutt N. D.: Integrating physical constraints in hw-sw partitioning for architectures with partial dynamic reconfiguration. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 14, no 11, pp. 1189 - 1202, 2006.
• [9] Popp A., Moullec Y. L., Koch P.: Fast feasibility estimation of reconfigurable architectures. In To be published at the IEEE DAT-ICS-ICIEA Conference in May, 2009.
• [10] Purna K. M. G., Bhatia D.: Temporal partitioning and scheduling data flow graphs for reconfigurable computers. Transactions on Computers, vol. 48, no 6, pp. 579 - 590, June 1999.
• [11] Sih G. C., Lee E. A.: A compile-time scheduling heuristic for interconneetion-constrained heterogeneous processor architectures. Transactions on Parallel and Distributed Systems, vol. 4, no 2, pp. 175 - 187, February 1993.