Gate level thermal simulation of CMOS ICs with emphasis on switching power

• Autorzy: Kłąb S. , Napieralski A. , De Mey G.

Warianty tytułu

PL

Symulacja termiczna cyfrowych układów scalonych CMOS na poziomie bramek w oparciu o analizę stanów logicznych oraz z uwzględnieniem dynamicznych strat mocy

• Konferencja: Mixed Design of Integrated Circuits and Systems MIXDES 2009. 16 ; 25-27.06.2009 ; Łódź, Polska
• Języki publikacji: EN

Abstrakty

EN

Thermal issues in today's VLSI circuits are under intensive research due to technology scaling and increasing power density. Nowadays, more than a half of IC failures is caused by exceeded heating of a semiconductor structure. Therefore, it is necessary to constantly develop accurate methods capable of predicting temperature profile inside the chip structure. We propose a model to obtain variation of temperature in digital CMOS ICs, resulting from dynamic power dissipation. A gate-level logic simulator prepared by authors is coupled with temperature calculation method based on analytical solution of the heat equation. Planar heat sources are represented by a finite area and images method is used to apply proper boundary conditions. Temperature and its influence on propagation delay is calculated in consecutive steps of a simulation. Use of logic simulation instead of circuit-level simulation enables us to save computation time. Moreover, the analytical solution does not have drawbacks specific for numerical methods, e.g. it is not needed to use a mesh. The proposed method let us also observe fast changing temperature variations and propagation delay fluctuations within a small range of time. Ring oscillator circuits were used to show proper operation of implemented software application. Simulations were made for a generic 90 nm technology using basic digital circuits.

PL

Zjawiska cieplne we współczesnych układach VLSI wymagają intensywnych badań naukowych ze względu na postępującą miniaturyzację oraz rosnące gęstości mocy traconych w przyrządach. Szacuje się, iż ponad połowa uszkodzeń układów mikroelektronicznych jest powodowana przez nadmierne nagrzewanie struktury półprzewodnikowej. Z tego względu konieczne jest stałe rozwijanie metod pozwalających na oszacowanie profilu temperatury wewnątrz układu. Autorzy proponują model pozwalający określić zmiany temperatury w cyfrowych układach CMOS wywołane stratami dynamicznymi mocy. Został przygotowany symulator logiczny na poziomie bramek sprzężony z mechanizmem wyznaczania temperatury opartym na analitycznym rozwiązaniu równania transport ciepła. Źródła ciepła są ograniczane skończoną powierzchnią, a w celu wprowadzenia warunków brzegowych zastosowano metodę obrazów (ang. Mirror Images Metod). Temperatura oraz jej wpływ na czas propagacji stanów logicznych są znajdowane w kolejnych krokach symulacji. Prawidłowość pracy symulatora została zbadana z użyciem układów oscylatorów pierścieniowych. Symulacje przeprowadzono dla technologii 90 nm.

Słowa kluczowe

EN

thermal simulation; logic simulation; CMOS; dynamic power; heat equation; images method

PL

symulacja termiczna; symulacja logiczna; CMOS; moc dynamiczna; równanie transportu ciepła; metoda obrazów

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2009
• Tom: Vol. 50, nr 12
• Strony: 52--55
• Opis fizyczny: Bibliogr. 13 poz., rys., wykr.

Twórcy

autor

Kłąb S.

autor

Napieralski A.

autor

De Mey G.

• Technical University of Lodz, Department of Microelectronics and Computer Science

Bibliografia

• [1] Slusarczyk K., Kaminski M., Napieralski A.: Layout based 3D thermal simulations of integrated circuits components. In Proc. 4th International Conference on Computational Science (ICCS 2004), Kraków, Poland, 2004, pp. 1029 - 1036.
• [2] Banerjee K., Pedram M., Ajami A.: Analysis and optimization of thermal issues in high-performance VLSI. in Proc. Proceedings of the 2001 International Symposium on Physical Design (ISPD'01), Sonoma, California, USA, 2001, pp. 230 - 237.
• [3] Rossello J., Canals V., Bota S., Keshavarzi A., Segura J.: A fast concurrent power-thermal model for sub-100 nm digital Ics. In Proc. Of Design, Automation and Test in Europe (DATE'05), Munich, Germany, 2005, pp. 206 - 211.
• [4] Gnidzinska K., Kubiak K., Napieralski A., Mey G. D.: Heat dissipation due to long interconnects in integrated circuits. In Proc. of International Conference on Mixed Design of Integrated Circuits and Systems (MIXDES 2008), Poznań, Poland, 2008, pp. 321 - 325.
• [5] Szekely V., Poppe A., Pahi A., Csendes A., Hajas G., Rencz M.: Electro-thermal and logi-thermal simulation of VLSI designs. IEEE Trans. VLSI Syst., vol. 5, pp. 258 - 269, Sep. 1997.
• [6] Hatakeyama T., Fushinobu K.: Electro-thermal behavior of a submicrometer bulk CMOS device: Modeling of heat generation and prediction of temperatures. Heat Transfer Engineering, vol. 29, pp. 120 - 133, Feb. 2008.
• [7] Szekely V., Marta Cs., Kohari Z., Rencz M.: CMOS sensors for on-line thermal monitoring of VLSI circuits. IEEE Trans. VLSI Syst., vol. 5, pp. 270 - 276, Sep. 1997.
• [8] Kumar R., Kursun V.: Reversed temperature-dependent propagation delay characteristics in nanometer CMOS circuits. IEEE Trans. Circuits Syst. II, vol. 53, pp. 1078 - 1082, Oct. 2006.
• [9] Gunes M., Thornton M., Kocan F., Szygenda S.: A survey and comparison of digital logic simulators. In Proc. of 48th Midwest Symposium on Circuits and Systems (MWSCAS 2005), Cincinnati, Ohio, USA, 2005, pp. 744 - 749.
• [10] De Clavijo P., Juan-Chico J., Diaz M. B., Calderon A. M., Ostua D. G. M. E., Viejo J.: Logic-level fast current simulation for digital CMOS circuits. In Proc. of 15th International Workshop on Power and Timing Modeling, Optimization and Simulation (PAT-MOS 2005), Leuven, Belgium, 2005, pp. 425 - 435.
• [11] Ozisik M. N.: Heat Conduction.2nd ed. Wiley-Interscience, 1993.
• [12] Carslaw H., Jaeger J.: Conduction of Heat in Solids. 2nd ed. Oxford University Press, 1959.
• [13] Beck J., Cole K., Haji-Sheikh A., Litkouhi K.: Heat Conduction Using Green's Functions, 1st ed. Taylor & Francis, 1992.