Dekompozycyjne metody syntezy przeznaczone dla układów CPLD

• Autorzy: Kania D. , Milik A. , Opara A.

Warianty tytułu

EN

Decomposition based logic synthesis methods dedicated for CPLDs

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono dekompozycyjne metody syntezy opracowane dla struktur CPLD typu PAL. Prezentowane metody stanowią rozwinięcie klasycznej teorii dekompozycji Ashenhursta-Curtisa. Przedstawiono również zastosowanie binarnych diagramów decyzyjnych w procesie dekompozycji opracowanych dla układów CPLD typu PAL.

EN

This paper presents decomposition based logic synthesis methods for PAL-based CPLDs. Presented methods are based on classical Ashenhurst-Curtis decomposition theory. There is also presented application of Binary Decision Diagram in logic decomposition for PAL-based CPLDs.

Słowa kluczowe

PL

synteza logiczna; CPLD; dekompozycja; odwzorowanie technologiczne

EN

logic synthesis; CPLD; decomposition; technology mapping

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2008
• Tom: Vol. 49, nr 10
• Strony: 93--100
• Opis fizyczny: Bibliogr. 19 poz., rys

Twórcy

autor

Kania D.

autor

Milik A.

autor

Opara A.

• Politechnika Śląska, Instytut Elektroniki, Gliwice

Bibliografia

• [1] Bolton M.: Digital Systems Design with Programmable Logic. Ad-dison-Wesley Publishing Company, 1990.
• [2] Bryant R.: Graph-Based Algorithms for Boolean Function Manipulation. Proc. of IEEE Trans, on Computer, 1986, vol. 35, no. 8, pp. 677-691.
• [3] Collaborative Benchmarking Laboratory, Department of Computer Science at North Carolina State University, http://www.cbl.ncsu/edu/
• [4] Ciesielski M. J., Yang S.: PLADE: A two-stage PLA decomposition. IEEE Trans, on Computer-Aided Design, vol. 11, no. 8, 1992, pp. 943-954.
• [5] Devadas S., Wang A. R., Newton A. R., Sangiovanni-Vincentelli A.: Boolean Decomposition of Programmable Logic Arrays. IEEE Custom Integrated Circuits Conference, May 1988, pp. 2.5.1-2.5.5.
• [6] Kania D.: Two-level logic synthesis on PALs. Electronics Letters, 1999, vol.35, no. 11, pp. 879-880.
• [7] Kania D.: Atechnology mapping algorithm for PAL-based devices using multi-output function graphs. Proceedings of 26th Euro-micro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 146-153.
• [8] Kania D.: Realizacja układów kombinacyjnych w strukturach MACH. Kwartalnik Elektroniki i Telekomunikacji, 2001, 47, z. 1, ss.65-74.
• [9] Kania D.: Logic Synthesis of Multi-Output Functions for PAL-based CPLDs, IEEE International Conference on Field-Programmable Technology, Hong Kong, December 16-18, 2002, pp. 429-432.
• [10] Kania D.: An Efficient Approach to Synthesis of Multi-Output Boolean Functions on PAL-based Devices. IEE Proceedings - Computer and Digital Techniques, vol. 150, no. 3, May 2003, pp.143-149.
• [11] Kania D.: Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. Wyd. Politechniki Śląskiej, nr 1619, 2004
• [12] Kania D.: Metoda wyznaczania złożoności kolumnowej przeznaczona dla struktur matrycowych. Archiwum Informatyki Teoretycznej i Stosowanej, t. 17, z.1, 2005, pp. 65-76.
• [13] Kania D., Milik A., Kulisz J.: Decomposition of Multiple-Output Functions for CPLDs. Proceedings of Euromicro Symposium on Digital System Design, IEEE Computer Society Press, Porto, 2005, pp.442-449.
• [14] Kania D., Kulisz J., Milik A.: A novel method of two-stage decomposition dedicated for PAL-based CPLD. Proc. of Euromicro Symp. on Digital System Design, IEEE Computer Society Press, Porto, 2005, pp. 114-121
• [15] Milik A., Kania D.: Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL. Pomiary, Automatyka, Kontrola vol. 53, nr 7, 2007, ss. 118-120.
• [16] Minato S.: Binary Decision Diagrams and Applications for VLSI CAD. Kluwer Academic Publishers, 1996.
• [17] Sasao T.: Logic Synthesis and Optimization. Kluwer Academic Publishers, Boston/London/Dordrecht, 1993.
• [18] Saucier G., Sicard P., Bouchet L.: Multi-level synthesis on PAL's, Proc. European Design Automation Conference, Glasgow, March 1990, pp. 542-546.
• [19] Saucier G., Sicard P., Bouchet L.: Multi-level synthesis on programmable devices in the ASYL system. Euro ASIC '90, 1990, pp. 136-141.