Techniki zmniejszania złożoności implementacyjnej w układzie mnożącym przez macierz stałych

• Autorzy: Ulacha G.

Warianty tytułu

EN

Techniques for decreasing the implementation complexity of the hardware element multiplying by a matrix of constant coefficients

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono ideę zmniejszania liczby operacji arytmetycznych w układzie mnożącym przez macierz stałych na przykładzie transformacji przestrzeni barw, będącej istotnym elementem kodowania obrazów i sekwencji wideo. Dla przedstawionego przykładu mnożenia wektora składowych RGB przez macierz stałych wykazano zasadność stosowania proponowanej metody wykorzystującej technikę bitowo-szeregową.

EN

In this paper, it is described an idea for decreasing the number of arithmetic operations in a hardware element multiplying by a constant matrix based on an example of the transformation between color spaces, which is an important stage for images and video sequences encoding. For the provided example of multiplying RGB coefficient vector by a rnatrix of constant elements, the applicability of the proposed technique, utilizing bit-serial computation, is presented.

Słowa kluczowe

PL

transformacja barw; przetwarzanie bitowo-szeregowe; reprezentacja CSD

EN

color transform; bit-serial processing; CSD representation

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2008
• Tom: Vol. 49, nr 7-8
• Strony: 72--74
• Opis fizyczny: Bibliogr. 8 poz., wykr.

Twórcy

autor

Ulacha G.

• Politechnika Szczecińska, Wydział Informatyki, Instytut Architektury Komputerów i Telekomunikacji

Bibliografia

• [1] Bhaskaran V., Konstantinides K.: Image and video compression standards - algorithms and architectures. S.Ed., Kluwer Academic Publishers, 1997.
• [2] lsshiki T.: High-Performance Bit-Serial Datapath Implementation for Large-Scale Configurable Systems. Ph.D. thesis, UCSC, 1996.
• [3] Tay-Jyi Lin, Tsung-Hsun Yang, Chein-Wei Jen: Coefficient optimization for area-effective multiplier-less FIR filters. Proc. of the 2003 International Conference on Multimedia and Expo (ICME'03), pp. 125-128, 2003.
• [4] Richardson I. E. G.: H.264 and MPEG-4 video compression. Video coding for next-generation multimedia. John Wiley & Sons Ltd., England 2004.
• [5] Sayood K.: Introduction to Data Compression. 2nd edition, Morgan Kaufmann Publ., 2002.
• [6] Tariov A., Mąka T.: Synteza układów mnożących przez wartość stałą. Materiały konf. Reprogramowalne Układy Cyfrowe - RUC, Szczecin, 2003.
• [7] Ulacha G., Mąka T.: Technika eliminacji opóźnień i zmniejszania liczby sumatorów w bitowo-szeregowym układzie mnożącym przez wektor stałych. Pomiary, Automatyka, Kontrola, nr 7, pp. 133-135, 2007.
• [8] Wanhammar L.: DSP Integrated Circuits. Academic Press, 1999.