Charakteryzacja komórek standardowych CMOS dla generacji wektorów testowych

• Autorzy: Pleskacz W. A. , Wielgus A. , Kasprowicz D. , Borejko T. , Kuźmicz W.

Warianty tytułu

EN

Characterization of CMOS standard cells for tests pattern generation

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono metodę generacji testów wykrywających uszkodzenia układów cyfrowych CMOS spowodowane zwarciami ścieżek. Zadanie to wymaga analizy topografii układu przy znajomości statystyki wielkości defektów powodujących zwarcia. W rezultacie każdemu wektorowi wejściowemu zostaje przypisane prawdopodobieństwo wykrycia przez niego uszkodzenia układu. Zaprezentowano efekty charakteryzacji bibliotek komórek standardowych (kombinacyjnych i sekwencyjnych) AMS CMOS 0,8 i 0,35 μm do testowania napięciowego i prądowego (/DDQ). Wyniki charakteryzacji pojedynczych komórek mogą być następnie wykorzystane przez hierarchiczne algorytmy do generacji testów dla układu zsyntezowanego z użyciem tych komórek.

EN

The paper presents a method of generating test patterns detecting bridging faults in CMOS digital circuits caused by spot defects. The method makes use of the circuit's physical layout as well as spot-defect size distribution. As a result, each input pattern is assigned a probability of detecting a fault. Results of characterization of two standard-cell libraries AMS CMOS 0.8 and 0.35 μm are presented. All the cells, combinational and sequential, have been characterized both for voltage-based and for /DDQ testing. The results may subsequently be used by hierarchical algorithms for test generation of complex circuits synthesized with those cells.

Słowa kluczowe

PL

testowanie układów cyfrowych; generacja wektorów testowych; testowanie prądowe; DDQ; defekty fizyczne; uszkodzenia zwarciowe

EN

digital-circuit testing; test-pattern generation; DDQ testing; physical defects; bridging faults

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2008
• Tom: Vol. 49, nr 9
• Strony: 102--111
• Opis fizyczny: Bibliogr. 21 poz., rys., tab., wykr.

Twórcy

autor

Pleskacz W. A.

autor

Wielgus A.

autor

Kasprowicz D.

autor

Borejko T.

autor

Kuźmicz W.

• Politechnika Warszawska, Instytut Mikro- i Optoelektroniki

Bibliografia

• [1] Chakravarty S.: Defect based testing. Referat na konf. DDECS 2001, Gyor, Węgry, 2001.
• [2] Shen J. P, Maly W., Ferguson J.: Inductive fault analysis of MOS ICs. Materiały konf. IEEE Design & Test, 1985, pp. 13-26.
• [3] Nigh P., Maly W.: Layout-driven test generation. Materiały konf. ICCAD-89, Santa Clara, USA, 1989, pp. 154-157.
• [4] Blyzniuk M. i in.: Defect oriented fault coverage of 100% stuck-at fault test sets. Materiały konf. MIXDES 2000, Gdynia, 2000, pp. 511-516.
• [5] Ferguson F. J., Shen J. R: Extraction and simulation of realistic CMOS faults using inductive fault analysis. Materiały konf. ITC-88, USA, 1988, pp. 475-484.
• [6] Bollinger S. W., Midkiff S. R: Test generation for /DDQ testing of bridging faults in CMOS circuits. IEEE Trans. on CAD, vol. 13, no. 11, 1994, pp. 1413-1418.
• [7] Khare J., Maly W., Tiday N.: Fault characterisation of standard cell libraries using inductive contamination analysis (ICA). Materiały sympozjum VTS-96, USA, 1996, pp. 405-413.
• [8] Jacomet M., Guggenbuhl W.: Layout-dependent fault analysis and test synthesis for CMOS circuits. IEEE Trans. on CAD, vol. 12, no. 6, 1993, pp. 888-899.
• [9] Blyzniuk M. i in.: Estimation of the usefulness of test vectorcom-ponents for detecting faults resulting from shorts in standard cells. Materiały konf. MIXDES 2000, Gdynia, 2000, pp. 527-532.
• [10] Kuzmicz W. i in.: Defect-oriented fault simulation and test generation in digital circuits. Materiały konf. ISQED 2001, San Jose, USA, pp. 365-371.
• [11] Cibakova T. i in.: Defect-oriented library builderand hierarchical test generation. Materiały konf. IEEE DDECS 2001, Gyór, Węgry, 2001, pp. 163-168.
• [12] Kasprowicz D., Pleskacz W. A.: Improvement of integrated circuit testing reliability by using the defect based approach. Microelectronics Reliability, Vol. 43/6, 2003, pp. 945-953
• [13] Cibakova T.i in.: Hierarchical test generation for combinational circuits with real defects coverage. Microelectronics Reliability, Vol. 42/7, 2002, pp. 1141-1149
• [14] Chakravarty S., Thadikara P. J.: Introduction to /DDQ testing. Kluwer Academic Publishers, 1997
• [15] Acken J. M.: Testing for bridging faults (shorts) in CMOS circuits. Materiały 20. Konf. DAC, USA, 1983, pp. 717-718
• [16] Nigh R, Maly W.: Test generation for current testing. IEEE Design & Test, 1990, pp. 26-38
• [17] Gattiker A. E., Maly W.: Current signatures. Materiały sympozjum VTS-96, 1996, pp. 112-117
• [18] Maly W., Deszczka J.: Yield Estimation Model for VLSI Artwork Evaluation. Electronics Letters, Vol. 19, No. 6,1983, pp. 226-227
• [19] Stapper C. H.: Modeling of Integrated Circuit Defect Sensitivities. IBM Journal of Research and Development, 27(6), 1983, pp. 549-557
• [20] Abramovici M., Breuer M. A., Friedman A. D.: Digital Systems Testing & Testable Designs. Computer Science Press, 1995
• [21] Brglez F., Fujiwara H. A.: Neutral netlist of 10 combinational benchmark circuits and target translator in FORTRAN. Materiały sympozjum ISCAS85, 1985, p. 696-698.