Materiały o dużej stałej dielektrycznej w tranzystorach MOS

• Autorzy: Mazurak A. , Walczak J. , Majkusiak B.

Warianty tytułu

EN

High-K materials in MOS transistors

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono alternatywne dla SiO2 materiały dielektryka bramkowego tranzystora MOS. Omówiono kryteria selekcji materiałów o dużej stałej dielektrycznej (high-K). Zaproponowano tunelową grubość tlenku TOT materiału o dużej stałej dielektrycznej jako miarę redukcji prądu tunelowego dla określonej równoważnej grubości tlenku EOT. Zaprezentowano wyniki symulacji tunelowego prądu elektronów w strukturach zawierających różne warstwy dielektryczne high-K i ultracienką przypowierzchniową warstwę SiO2.

EN

Insulator materials, which are alternative for silicon dioxide as a gate insulator in a MOS transistor, are presented. Selection criteria for high-K dielectrics are discussed. Results of simulation of the electron tunnel current for gate stacks of different high-K dielectric constants and with a SiO2 interfacial layer are presented. The tunnel oxide thickness TOT of a high-K layer can be a measure of the possibility of reduction of the tunnel current for an assumed equivalent oxide thickness EOT.

Słowa kluczowe

PL

high-K; MOS; prąd tunelowy bramki

EN

high-K; MOSFET; gate tunnel current

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2008
• Tom: Vol. 49, nr 9
• Strony: 96--102
• Opis fizyczny: Bibliogr. 18 poz., tab., wykr.

Twórcy

autor

Mazurak A.

autor

Walczak J.

autor

Majkusiak B.

• Politechnika Warszawska, Instytut Mikro- i Optoelektroniki

Bibliografia

• [1] Majkusiak B., Walczak J.: in Science and Technology of Semiconductor-On-Insulator Structures and Devices Operating in a Harsh Environment. D. Flandre etal. (eds)., (Kluwer Academic Publishers, 2005), pp. 309-320.
• [2] Introducing the 45nm next-generation Intel Core microarchitecture. www.intel.com
• [3] Report D6431 of EC Integrated Project PULLNANO - IST-026828, March 2008
• [4] Robertson J.: High dielectric constant oxides. Eur. Phys. J. Appl. Phys. 28, 2004, 265.
• [5] Hali S. et al.: High-k dielectric stacks for nanoscaled SOI devices. Nanoscaled Semiconductor-on-lnsulator Structures and Devices, Springer, 2007, 33.
• [6] Gusev E., Narayanan V., Frank M. M.: Advanced high-k dielectric stacks with polySi and metal gates: Recent progress and current challenges. IBM J. Res. & Dev. vol. 50 no 4/5, 2006, 387.
• [7] Houssa M. et al.: Electrical properties of high-k gate dielectrics: challenges, current issues and possible solutions. Materials Science and Engineering, R 51, 2006, 37.
• [8] Wilk G. D., Wallace R. M., Anthony J. M.: High-k gate dielectrics: Current status and materials properties considerations. J. Appl. Phys., vol. 89, no 10, 2001, 5243.
• [9] Houssa M. et al.: Trap-assisted tunneling in high permitivity gate dielectric stacks. J. Appl. Phys., 87, 12, 2000, 8615.
• [10] Wu H., Zhao Y., White M. H.: Quantum mechanical modeling of MOSFET gate leakage for high-k gate dielectrics. Solid-State Electronics, 50, 2006, 1164.
• [11] Robertson J., Falabretti B.: Band offsets of high K gate oxides on high mobility semiconductors. Materials Science and Engineering B, vol. 135, Iss. 3, 2006, 267.
• [12] Southwick R. G., Knowlton W. B.: Stacked dual-oxide MOS energy band diagram visual representation program. IEEE Trans. Dev. Materials Reliability, vol. 6, no 2, 2006, 136.
• [13] Campera A., Iannaccone G., Crupi R.: Modeling of tunneling cur-rents in Hf-based gate stacks as a function of temperature and extraction of material parameters. IEEE Trans. Electr. Dev., vol. 54 no 1, 2007, 83.
• [14] Garcia J. C. et al.: Structural, electronic, and optical properties of ZrO2 from ab initio calculations. J. Appl.Phys, vol. 100, no. 10, 2006, 104103.
• [15] Henriques Neto J. M. et al.: Exciton confinement in Si/TiO2 0-2D systems, 27th International Conference of the Physics of Semiconductors. AIP Conf. Proc., vol. 772, 2005, 385.
• [16] Majkusiak B.: Analyticai modeiling of the tunneiing probability through double-layer gate stacks. WoDiM 2008 Workshop, Bad Saarow, Germany, June 2008, Proceedings.
• [17] Palestri P. et al.: Comparison of modeling approaches for the capacitance-voltage and current-voltage characteristics of advanced gate stacks. IEEE Trans. Electron Devices, vol. 54, 2007, 106.
• [18] Yasuda Y. et al.: Highly manufacturable and reliable HfSiON N-FET with poly-Si/a-Si stacked gate for LSTP Applications. IEEE Trans. Semiconductor Manufacturing, vol. 21, no. 1, 2008, 110.