Multi-core realization of audio decoders utilizing on-chip networks

• Autorzy: Dziurzański P. , Mąka T.

Warianty tytułu

PL

Wielordzeniowa realizacja dekoderów dźwięku przy wykorzystaniu sieci wewnątrzukładowej

• Języki publikacji: EN

Abstrakty

EN

An approach for realization a NoC-based Multicore chips implementing audio decoder algorithms is presented in this paper. We utilize the proposed multi-path routing algorithm and heuristic algorithms for core mapping in order to balance transfers between cores in the target chip and minimize them in the final realization. The proposed approach are used for generating a NoC-based device model realizing three popular audio decoder algorithms. The experimental results confirming the applicability of proposed approach are provided.

PL

Zaprezentowano podejście do realizacji wielordzeniowych układów opartych na sieciach wewnątrzukładowych implementujących dekodery dźwięku. W tym celu zaproponowano wielościeżkowy algorytm rutingu oraz heurystyki do odwzorowanie rdzeni wyrównujących i zmniejszających transfery między rdzeniami w docelowym układzie. Omówione podejście zostało użyte do wygenerowana modelu układu realizującego trzy popularne algorytmy dekodowania dźwięku. Zaprezentowane badania eksperymentalne potwierdzają zalety proponowanego podejścia.

Słowa kluczowe

EN

multi-core SoC; audio decoders; heuristic core mapping; Networks on Chip

PL

wielordzeniowe systemy jednoukładowe; dekodery dźwięku; heurystyczne odwzorowanie rdzeni; sieci wewnątrzukładowe

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2008
• Tom: Vol. 49, nr 5
• Strony: 67--70
• Opis fizyczny: Bibliogr. 6 poz., wykr.

Twórcy

autor

Dziurzański P.

autor

Mąka T.

• Politechnika Szczecińska, Wydział Informatyki

Bibliografia

• [1] Bjerregaard T., Mahadevan S.: A Survey of Researcn and Practices of Network-on-Chip. ACM Computing Surveys (CSUR), vol. 38, 2006, Article 1.
• [2] Daily W. J., Towels B.: Route Packets, Not Wires: On-Chip Interconnection Networks. The 38th ACM IEEE Design Automation Conference (DAC), 2001, pp. 684-689.
• [3] Dziurzanski P., Mąka T.: Stream Transfer Balancing Scheme Utilizing Multi-Path Routing in Networks on Chip. International Workshop on Applied Reconfigurable Computing. Imperial College London, U.K, Lecture Notes in Computer Science, vol. 4943, 2008, pp. 294-299.
• [4] Lee H. G., Chang N., Ogras U. Y., Marculescu R.: On-chip communication architecture exploration: A quantitative evaluation of point-to-point, bus, and network-on-chip approaches. ACM Transactions on Design Automation of Electronic Systems (TO-DAES) archive, vol. 12, Issue 3, 2007.
• [5] De Micheli G., Benini L.: Networks on Chips: Technology and Tools. Morgan Kaufmann 2006.
• [6] Smit G. J. M., et al.: Efficient Architectures for Streaming DSP Applications, Dynamically Reconfigurable Architectures. Internationales Begegnungs- und Forschungszentrum fuer Informatik (IBFI). Schloss Dagstuhl, Germany, 2006.