Inkrementacyjne sekwencje adresowe o niskim narzucie sprzętowym w dwuprzebiegowych testach krokowych

• Autorzy: Mrozek I. , Yarmolik S. V.

Warianty tytułu

EN

Low hardware overhead address sequences based on decimation technique for two run march tests

• Języki publikacji: PL

Abstrakty

PL

Jednokrotna realizacja testu krokowego charakteryzuje się stałym i stosunkowo niskim pokryciem uszkodzeń szczególnie w odniesieniu do uszkodzeń uwarunkowanych zawartością. Jedną z technik umożliwiających zwiększenie pokrycia uszkodzeń jest technika wielokrotnego wykonania testu przy zmiennych warunkach początkowych. Kluczowymi warunkami początkowymi mającymi decydujący wpływ na pokrycie uszkodzeń w wieloprzebiegowych testach krokowych jest początowa zawartość pamięci i użyte sekwencje adresowe. W artykule rozważone są dwuprzebiegowe sesje testowe pamięci RAM wykorzystujące w swej istocie mechanizm zmiennych sekwencji adresowych. Literatura dziedziny jasno wskazuje, iż różne sekwencje adresowe mogą prowadzić do zróżnicowanej wydajności procesu testowania. Niezmiernie ważnym problemem jest zatem wybranie odpowiednich sekwencji adresowych uwzględniając przy tym nie tylko pokrycie uszkodzeń ale również koszt wygenerowania tych sekwencji. W publikacji skupiono się zatem na sekwencjach adresowych, których implementacja charakteryzuje się bardzo niskim narzutem sprzętowym. Dlatego przeanalizowano dwuprzebiegowe testy krokowe wykorzystujące inkrementacyjne sekwencje adresowe wygenerowane odpowiednio w oparciu o współczynnik q=1 i q=2.

EN

Conventional memory tests based on only one run have constant and low faults coverage especially for Pattern Sensitive Faults (PSF) To increase faults coverage the multiple run March test algorithms have been used. In a case of multiple memory test execution the consecutive memory address sequences and their relations or optimal set of backgrounds are very important to achieve high fault coverage. In the paper we will focus on short, effective and with low hardware overhead memory test procedures suitable especially for BIST systems Therefore we will analyze two run march tests with address decimation with index q=2, which seems to be easiest to implement as multiple run march test.

Słowa kluczowe

PL

testowanie pamięci RAM; testy krokowe; BIST; uszkodzenia PSF

EN

RAM testing; multiple run march test; march tests; BIST; pattern sensitive faults (PSF)

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2012
• Tom: Vol. 53, nr 10
• Strony: 133--135
• Opis fizyczny: Bibliogr. 16 poz.

Twórcy

autor

Mrozek I.

autor

Yarmolik S. V.

• Politechnika Białostocka, Wydział Informatyki

Bibliografia

• [1] Adams R. D.: High performance memory testing: design principles, fault modeling and self-test. Kluwer Academic Publishers, USA, 2003, 247 p.
• [2] Hamdioui S.: Testing static random access memories: defects, fault models and test patterns. Frontiers in Electronic Testing, Kluwer Academic (2004).
• [3] Kang D. C., S. B. Cho: An efficient build-in self-test algorithm for neighborhood pattern sensitive faults in high-density memories. In: Proceedings of the 4th Korea-Russia Int. Symp. Science and Technology, vol. 2, pp. 218-223 (2000).
• [4] Yarmolik V. N., Y. Klimets, S. Demidenko: March PS(23N) test for DRAM pattern-sensitive faults. In: Asian Test Symposium, pp. 354-357(1998).
• [5] Hayes J. P.: Testing memories for single-cell pattern-sensitive fault. IEEE Transactions on Computers 29(3), 249-254 (1980).
• [6] Suk D. S., M. Reddy: Test procedures for a class of pattern-sensitive faults in semiconductor random-access memories. IEEE Transactions on Computers 29, 419-429 (1980).
• [7] Cheng K. L., F. Tsai, C. W. Wu: Efficient neighborhood pattern-sensitive fault test algorithms for semiconductor memories. In: Proceedings of the 19th IEEE VLSI Test Symposium, pp. 225-237. USA (2001).
• [8] Husum C., P. A. Cascaval: Multibackground March Test for Static Neighborhood Pattern-Sensitive Faults in Random-Access Memories. Electronics and Electrical Engineering (3(119)), 81-86 (2012).
• [9] Hellebrand S., H. J. Wunderlich., V. N. Yarmolik: Symmetric transparent BIST for RAMs. DATE'99: In Proceedings of the conference on Design, Automation and Test in Europe, pp. 135, New York, NY, USA, 1999. ACM Press.
• [10] Yarmolik V. N., S. Hellebrand, H. J. Wunderlich: Self-adjusting output data compression: an efficient BIST technique for RAMs. In Proceedings of the Conference on Design, Automation and Test in Europe Paris 1998. Design, Automation, and Test in Europe. IEEE Computer Society, Washington, DC, pp. 173-179.
• [11] Mrozek I., V. N. Yarmolik: Transparentne testowanie pamięci RAM oparte na charakterystyce adresowej. Elektronika, R. 51, nr 9, s. 161-163, 2010.
• [12] Van de Goor A. J.: Testing Semiconductor Memories: Theory and Practice. John Wiley & Sons, Chichester, England, 1991.
• [13] Yarmolik S. V.: Address Sequences and Backgrounds with different Hamming Distance for Multiple run March tests. International journal of applied mathematics and computer science 18(3), 329-339 (2008).
• [14] Niggemeyer D., M. Redeker, J. Otterstedt: Integration of Non-classical Faults in Standard March Tests. In: Proceedings of the 1998 IEEE International Workshop on Memory Technology, Design and Testing, p. 91, IEEE Computer Society, San Jose (1998).
• [15] Mrozek I., V. N. Yarmolik: Optimal backgrounds selection for multi run memory testing. In: DDECS'08: Proceedings of the IEEE International Workshop on Design and Diagnostics of Electronic Circuits and Systems, pp. 332-338. Bratislava, Slovakia (April 16-18, 2008).
• [16] Yarmolik V. N., S. V. Yarmolik: Address sequences for multiple run March tests. Automatic Control and Computer Sciences (5), 59-68 (2006).