FPGA implementation of the two-stage high-speed FIR filter in residue arithmetic

• Autorzy: Czyżak M. , Smyk R.

Warianty tytułu

PL

Implementacja w strukturze FPGA dwustopniowego szybkiego filtru FIR w arytmetyce resztowej

• Języki publikacji: EN

Abstrakty

EN

The paper presents the implementation of the high-speed two-stage finite- impulse response filter (FIR) in residue arithmetic in the Field-Programmable Gate Array (FPGA). The application of residue arithmetic allows one to attain high pipelining rates of the FIR due to the use of small multipliers. This advantage is offset to some extend by the need of scaling in the multi-stage cascade connection of FIR's in order to avoid overflow of number range of the residue number system. The scaling operation may represent significant burden from hardware complexity point of view, hence its effective realization is necessary. The sealer has been applied based on the improved scaling algorithm. Finally the results of implementation of two FIR's with the order N=128 in Xilinx FPGA environment are given and analyzed.

PL

W pracy przedstawiono implementację szybkiego dwustopniowego, kaskadowego filtru FIR w technologii FPGA. Zastosowanie arytmetyki resztowej pozwala na uzyskanie dużych częstotliwości potokowania w związku z użyciem małych mnożników. Zalety wynikające z użycia arytmetyki resztowej są w pewnym stopniu ograniczane koniecznością wykonywania skalowania przy kaskadowym połączeniu filtrów FIR tak, aby uniknąć nadmiaru arytmetycznego w postaci przekroczenia zakresu liczbowego zastosowanego systemu resztowego. Operacja skalowania może przedstawiać istotne obciążenie z punktu widzenia rozmiaru sprzętu, stąd jest konieczna jej efektywna realizacja. W pracy zastosowano skaler opracowany w oparciu o ulepszony algorytm skalowania. Podano rezultaty implementacji dwóch filtrów rzędu N=128. w środowisku Xilinx FPGA.

Słowa kluczowe

EN

residue number system; FIR filter; FPGA

PL

resztowy system liczbowy; filtr FIR; FPGA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2011
• Tom: Vol. 52, nr 12
• Strony: 90--92
• Opis fizyczny: Bibliogr. 7 poz., il., rys.

Twórcy

autor

Czyżak M.

autor

Smyk R.

• Politechnika Gdańska, Wydział Elektrotechniki i Automatyki, Katedra Elektrotechniki Teoretycznej i Informatyki

Bibliografia

• [1] Burrus C. S.: Digital Filter Structures Described by Distributed Arithmetic, IEEE Trans. on Circuits and Ssystems, vol. CAS-24, no. 12, December 1977, pp. 674-680.
• [2] Szabo N. S., Tanaka R. J.: Residue Arithmetic and its Applications to Computer Technology. New York, McGraw-Hill, 1967.
• [3] Soderstrand M. A., et al.: Residue Number System Arithmetic: Modern Applications in Digital Signal Processing, IEEE Press, NY, 1986.
• [4] Cardarilli G. C., Del Re A., Lojacono R., Nannarelli A., Re M.: RNS implementation of high performance filter for satellite demultiplexing, Proc. of the 2003 IEEE Aerospace Conference, vol. 3 (2003). pp. 1365-1379.
• [5] Czyżak M., Smyk R.: Pipelined scaling of signed residue numbers using field- programmable gate array, SPETO'2011, Gliwice-Ustron,19-21.05.2011.
• [6] Czyżak M., Smyk R.: FPGA realization of the highspeed binary-to-residue converter, Poznah University of Technology Academic Journals. Electrical Engineering, no. 58 (2008), pp. 65-72.
• [7] Czyżak M.: An improved high-speed residue-to-binary converter based on the Chinese Remainder Theorem. Pomiary, Automatyka, Kontrola, vol. 53 (2007), no. 4, pp. 72-75.