Non-linear modeling of resolve time in D-latch circuits

• Autorzy: Wieczorek P. Z. , Opalski L. J.

Warianty tytułu

PL

Nieliniowe modelowanie czasu rozwiązania w układach zatrzasków typu D

• Konferencja: Mixed Design of Integrated Circuits and Systems MIXDES 2011 (18 ; 16-18.06.2011 ; Gliwice, Poland)
• Języki publikacji: EN

Abstrakty

EN

The paper presents novel models of resolve time for static D-latch circuits - to estimate the metastability effect more accurately, and set design margins properly. The models consider non-linearity of both the positive feedback loop and also that of initial condition setting for switching process. Accuracy advantage over the commonly used model is demonstrated with measurements and simulation of different D-latch circuits (both buffered and unbuffered ones).

PL

W artykule przedstawiono nowatorskie podejście do modelowania czasu rozdzielczego (lub rozwiązania) układów zatrzasków typu D. Stworzono nowe modele matematyczne opisujące czas rozdzielczy. Modele te pozwalają dokładniej ocenić wpływ zjawiska metastabilności na zachowanie układu przerzutnikowego. Dokładny opis zachowania metastabilnego układu przerzutnikowego (zatrzasku) pozwala na lepszy dobór parametrów projektowych. Opisane w artykule modele uwzględniają efekty nieliniowe: nieliniowość pętli dodatniego sprzężenia zwrotnego i nieliniowe ustalanie warunku początkowego. Przedstawiono wyniki eksperymentów (fizycznych i numerycznych), wskazujące na większą dokładność wprowadzonych modeli nieliniowych w odniesieniu do standardowego liniowego modelu układu przerzutnikowego.

Słowa kluczowe

EN

D latch; metastability; resolve time; MTBF

PL

zatrzask D; metastabilność; czas odpowiedzi; czas rozdzielczy; MTBF

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2011
• Tom: Vol. 52, nr 12
• Strony: 36--38
• Opis fizyczny: Bibliogr. 9 poz., wykr., rys.

Twórcy

autor

Wieczorek P. Z.

autor

Opalski L. J.

• Politechnika Warszawska, Instytut Systemów Elektrycznych

Bibliografia

• [1] Morin L., and Li H. F.: Design of synchronisers: a review. IEE Proceedings, vol. 136, pp. 557-564. November 1989.
• [2] Li D., Chuang P., and Sachdev M.: Comparative analysis and study of metastabi-lity on high-performance flip-flops. IEEE 11th Int'l Symposium on Quality Electronic Design. 2010
• [3] Portmann C. L., and Meng T. H. Y.: Metastability in CMOS library elements in reduced supply and technology scaled applications. IEEE Journal of Solid-State Circuits, vol. 30, no. 1. pp. 39-46, January 1995.
• [4] Shankar I., Morris S. A., and Hut-Chens C. G.: Characterizing metastability and jitter in CMOS latch/flip-flop used as digital mixer. IEEE 45th Midwest Symposium on Circuits and Systems, pp. III, 560-III 563. 2002.
• [5] Unger S. H.: Hazards, critical races, and metastability. IEEE Transactions on Computers, vol. 44, no. 6, pp. 754-768, 1995.
• [6] Haydt M. S., and Mourad S.: A new model for metastability. IEEE ICECS 2002 The 9th IEEE Int'l Conference on Electronics, Circuits and Systems, pp. 413-417, 2002.
• [7] Chaney J. T.: Measured Flip-Flop responses to marginal triggering. IEEE Transactions on Computers, vol. C-32, no. 12. 1983, pp. 1207-1209.
• [8] Sakurai T.: Optimization of CMOS arbiter and synchronizer circuits with submicro-meter MOSFET's. IEEE Journal of Solid-State Circuits, vol. 23, no. 4, August 1988, pp. 901-906.
• [9] Usama M., and Kwasniewski T. A.: Metastability analysis of CMOS current mode logic latches. IEEE CCECE/CCGEI, pp. 1521-1524, Saskatoon. May 2005.