Osobliwości stosowania arytmetyki ułamkowej w nowoczesnych układach FPGA

• Autorzy: Maslennikow O. , Ratuszniak P. , Khadzynov W. , Pawłowski P. , Berezowski R. , Sergiyenko A.

Warianty tytułu

EN

The main properties of rational fraction arithmetic implementation in FPGA devices

• Konferencja: Krajowa Konferencja Elektroniki. 7 ; 02-04.06.2006 ; Darłówko Wschodnie, Polska
• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono wyniki badań dotyczących wyłonienia zalet i wad stosowania arytmetyki ułamkowej w jednostkach arytmetyczno-logicznych systemów jednoukładowych realizowanych w nowoczesnych układach FPGA. Krótki opis osobliwości stosowania arytmetyki ułamkowej, jak i opis jej zalet wykorzystują przedstawione w referacie porównanie parametrów modeli VHDL kilku potokowych bloków operacyjnych działających w tej arytmetyce z parametrami analogicznych bloków operacyjnych działających w arytmetyce stało- i zmiennoprzecinkowej, wygenerowanych przy użyciu oprogramowania Xilinx CORE Generator. Głównymi kryteriami porównania są złożoność sprzętowa układu, maksymalna częstotliwość jego działania oraz liczba stopni w potoku.

EN

In this paper, the most advantages of the rational fraction arithmetic (RFA) is selected, which are apeared in a case of implementation of RFA operation blocks (multipliers, dividers, etc.) and arithmetic-logic (ALU) units in the modern FPGA implementation. The comparison of the RFA blocks and units with the known ones operating with the fixed-point or float point data showed the lower hardware volume and higher throughput without decreasing of calculation precision. The VHDL modeling showed the possibility of use such data representation in solving linear equations by several different methods (for example Cholesky method), and showed the reducing of the hardware complexity of rational fraction ALU in everal times comparing with similar arithmetic units operating with float-point numbers (without decreasing of AU performance).

Słowa kluczowe

PL

systemy jednoukładowe SoC; układy reprogramowalne FPGA; bloki operacyjne; bloki ALU; arytmetyka ułamkowa; języki opisu sprzętu HDL; biblioteki IP Core; generatory IP Core

EN

system-on-chip; FPGA; rational fraction arithmetic; operation blocks; arithmetic logic units; hardware description languages; IP Core generators

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2008
• Tom: Vol. 49, nr 11
• Strony: 200--203
• Opis fizyczny: Bibliogr. 12 poz., tab.

Twórcy

autor

Maslennikow O.

autor

Ratuszniak P.

autor

Khadzynov W.

autor

Pawłowski P.

autor

Berezowski R.

autor

Sergiyenko A.

• Politechnika Koszalińska, Wydział Elektroniki i Informatyki

Bibliografia

• [1] www.xilinx.com
• [2] Goetting E.: Introducing the new Virtex 4 FPGA Family. Xcell jornal, Xilinx, 2005, Issue 52.
• [3] Keating M., Bricaud P.: Reuse Methology Manual For System-on-a-Chip Design. Kluwer Academic Publishers, 1999.
• [4] Fields C.: Design reuse strategy for FPGAs. Xcell jornal, Xilinx, 2000, pp. 40-42.
• [5] Lin A. Y., Gugel K. S.: Feasibility of fixed-point transversal adaptive filters in FPGA devices with embedded DSP blocks. Proc. IEEE Int. Workshop on System-on-Chip for Real-Time Applications (IWSOC'03), 2003, pp. 157-160.
• [6] IEEE Standard 754 Floating Point Numbers (dostępny pod adresem internetowym http.://research.microsoft.com/~hollasch/cgindex/coding/ieeefloat.html).
• [7] Horn B. K. P.: Rational Arithmetic for Minicomputers. Software - Practice and Experience, Vol. 8, 1978, pp. 171-176.
• [8] Masennikow O., Maslennikow N., Pawłowski P., Khadzhynov W., Sergiyenko A.: Realizacja w układach FPGA jednostek operacyjnych działających w arytmetyce ułamkowej. Materiały VI Krajowa Konferencja Elektroniki, Darłówko Wschodnie, 2007.
• [9] Maslennikow O., Ratuszniak P., Sergiyenko A.: Implementation of Cholesky LLT-decomposition algorithm in FPGA-based rational fraction parallel processor. MIXDES 2007, Ciechocinek, Poland, June 23-27, 2007.
• [10] Scrofano R., Zhuo L., Pasana V.: Area-Efficient Aritmetic Expression Evaluation Rusing Deeply Pineplined Floating-Point Cores. IEEE Trans. on VLSI Systems, vol. 16, no 2, 2008.
• [11] Beauchamp M., Hauck S., Underwood K., Hemmert K.: Architectural Modifications to Enhance the Floating-Point Performance on FPGAs. IEEE Trans. on VLSI Systems, vol. 16, no 2, 2008.
• [12] Maslennikow O., Lepekha V., Sergiyenko A., Cholesky LLT-Algorithm Implementation in FPGA-based processor Lecture Notes in Computer Science, Springer, 2008, Vol. 4311.