BDD z atrybutem negacji w syntezie ukierunkowanej na elementy XOR

• Autorzy: Kania D. , Opara A.

Warianty tytułu

EN

BDD with negative edges in logic synthesis dedicated to XOR gates

• Języki publikacji: PL

Abstrakty

PL

Blok logiczny typu PAL z elementami XOR jest jądrem dostępnych na rynku układów CPLD. Celem artykułu jest przedstawienie nowej koncepcji dekompozycji ukierunkowanej na wykorzystanie elementu XOR. Proponowana metoda wykorzystuje binarne diagramy decyzyjne z atrybutem negacji przypisanym do krawędzi. Proponowana metoda jest alternatywą do klasycznej metody syntezy wykorzystującej dwupoziomową minimalizację wykonaną dla każdej funkcji oddzielnie oraz metod dekompozycyjnych przedstawionych w poprzednich pracach.

EN

A PAL-based logic block with XOR gate is the core of commercially available CPLDs. The aim of the paper is to present a novel concept of XOR-oriented decomposition. The proposed approach uses binary decision diagram with negative edges. This method is alternative to the classical method based on two-level minimization of separate single-output functions and decomposition-based approaches which were published previously.

Słowa kluczowe

PL

synteza logiczna; odwzorowanie technologiczne; BDD; CPLD

EN

logic synthesis; technology mapping; BDD; CPLD

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2012
• Tom: Vol. 53, nr 2
• Strony: 82--85
• Opis fizyczny: Bibliogr. 11 poz.

Twórcy

autor

Kania D.

autor

Opara A.

• Politechnika Śląska, Instytut Elektroniki, Gliwice

Bibliografia

• [1] Bolton M.: Digital Systems Design with Programmable Logic. Addison-Wesley Publishing Company, 1990.
• [2] Ciesielski M. J., Yang S.: PLADE: A two-stage PLA decomposition. IEEE Trans. on Computer-Aided Design, Vol. 11, No. 8, 1992, pp. 943-954.
• [3] Czerwiński R., Kania D.: Synthesis of Finite State Machines for CPLDs. International Journal of Applied Mathematics and Computer Science (AMCS), Vol. 19, No. 4, 2009.
• [4] Kania D.: A technology mapping algorithm for PAL-based devices using multi-output function graphs. Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 146-153.
• [5] Kania D.: Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. Wyd. Politechniki Śląskiej, Nr 1619, 2004.
• [6] Kania D., Grabiec W.: Dekompozycja zespołu funkcji wykorzystująca elementy XOR. Pomiary, Automatyka, Kontrola vol. 54, nr 8, 2008, ss. 502-504.
• [7] Kania D., Kulisz J.: Logic synthesis for PAL-based CPLD-s based on two-stage decomposition. The Journal of Systems and Software 80, 2007, pp. 1129-1141.
• [8] Kania D., Milik A.: Logic Synthesis based on decomposition for CPLDs, Microprocessor and Microsystems, 34, 2010, pp. 25-38.
• [9] Opara A., Kania D.: Decomposition-based Logic Synthesis for PAL-based CPLDs. International Journal of Applied Mathematics and Computer Science (AMCS), Vol. 20, No. 2, 2010, pp. 367-384.
• [10] Opara A.: Dekompozycyjne metody syntezy układów kombinacyjnych wykorzystujące binarne diagramy decyzyjne. Rozprawa doktorska, Politechnika Śląska, 2009.
• [11] Saucier G., Sicard P., Bouchet L.: Multi-level synthesis on PAL's. Proc. European Design Automation Conference, Glasgow, March 1990, pp. 542-546.