Architecture of image analysis system for implementing parallel digital image processor

• Autorzy: Brylski P. , Strzelecki M.

Warianty tytułu

PL

Architektura systemu analizy obrazów implementującego równoległy cyfrowy procesor obrazowy

• Języki publikacji: EN

Abstrakty

EN

This article describes a new architecture for a parallel, digital image processor which performs several image processing tasks like segmentation, edge detection and noise removal. The architecture and algorithm modifications presented in this paper are aimed for reduction the FPGA area of a pixel, which represents basic image processing unit. The proposed modifications increase functionality of the entire system by enabling different image processing operations based on the region growing methods as well as the possibility of communication with device via Internet protocols.

PL

W artykule opisano nową architekturę równoległego, cyfrowego procesora obrazu, zdolnego do realizacji kilku zadań przetwarzania takich jak segmentacja, wykrywania krawędzi oraz usuwanie szumu. Architektura i modyfikacje algorytmu przedstawione w niniejszym dokumencie mają na celu zmniejszenie obszaru układu FPGA zajmowanego przez pojedynczy piksel, stanowiący podstawową jednostkę przetwarzania obrazu. Proponowane modyfikacje zwiększają funkcjonalność całego systemu, pozwalają na realizację różnych operacji przetwarzania obrazu bazujących na metodzie rozrostu obszaru, jak również umożliwiają komunikację się z urządzeniem za pomocą protokołów internetowych.

Słowa kluczowe

EN

segmentation; image processor; FPGA

PL

segmentacja; procesor obrazu; FPGA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2010
• Tom: Vol. 51, nr 3
• Strony: 90--93
• Opis fizyczny: Bibliogr. 9 poz., tab., wykr.

Twórcy

autor

Brylski P.

autor

Strzelecki M.

• Technical University of Lodz, Institute of Electronics

Bibliografia

• [1] Cesmeli E., Wang D.: Texture Segmentation Using Gaussian-Markov Random Fields and Neural Oscillator Networks. IEEE Transactions on Neural Networks. 12, 2, 2001, pp. 394-404.
• [2] Kowalski J., Strzelecki M., Majewski P.: CMOS VLSI Chip of Network of Synchronised Oscillators: Functional Tests Results. Proc. of IEEE Workshop on Signal Processing 2006, Poznań, Poland, pp. 71-76.
• [3] Strzelecki M., Kowalski J., Majewski P., Kim H.: Synchronized Oscillator Network ASIC CMOS Chip for Segmentation of Binary Images. Proc. of the 6th International Workshop on Multimedia Signal Processing & Transmission, 20.11.06, Chonbuk National University, Jeonju, Korea, pp. 113-122.
• [4] Wang D., Ternan D.: Image Segmentation based on oscillatory correlation. Neural Computation, 9, 1997, pp. 805-836.
• [5] Brylski P., Strzelecki M.: Digital network of labelled nodes for image processing. Elektronika - konstrukcje, technologie, zastosowania, 3, 2009, pp. 46-50.
• [6] http://www.xilinx.com/products/virtex5/index htm last visited in May 2009.
• [7] Skahill K.: VHDL for Programmable Logic. Addison-Wesley 1996.
• [8] Pedroni Volnei A.: Circuit Design with VHDL. MIT Press 2004.
• [9] http://www.armdesigner.com/EM2440-III.html last visited in December 2009.