Rozwiązania technologiczne w ochronie układów kryptograficznych

• Autorzy: Gołofit K.

Warianty tytułu

EN

Secure cryptographic hardware implementations

• Języki publikacji: PL

Abstrakty

PL

Odkąd rozpoznano w technologii CMOS zespół istotnych podatności na ataki typu Side-Channel trwają poszukiwania sposobów projektowania, które zapewniłyby właściwy poziom bezpieczeństwa przy akceptowalnych parametrach układu (poborze mocy, szybkości działania, powierzchni itp.). Artykuł stanowi przegląd technik realizacji bezpiecznych układów kryptograficznych na poziomie implementacyjnym, budowanych zarówno w oparciu o standardowe rozwiązania CMOS jak i specjalizowane konstrukcje elementów logicznych wraz z własnym rozwiązaniem proponowanym w tej dziedzinie. We wstępie przedstawiono definicję kryptoanalizy ujmującą zagrożenia ze strony SCA, rys historyczny, kanały i obiekty ataków, ogólną klasyfikację ataków i technik zabezpieczających oraz normy i standardy związane z bezpieczeństwem układów kryptograficznych.

EN

Since major vulnerability to Side Channel Attacks was identified with regard to standard CMOS technology, new methods providing high security level and acceptable other parameters (as power consumption, efficiency, silicon area) were discovered - partially as new techniques, partially based on known solutions. This paper describes several techniques of logic styles - encompasses silicon level implementations - that can be useful for cryptographic devices. The paper begins with recent definition of cryptanalysis that include SCA vulnerability, historical outline, side channels, subjects of attacks, general classification of attacks and prevention methods as well as norms and standards related to security of cryptographic hardware.

Słowa kluczowe

PL

układy kryptograficzne; side-channel attacks; MOS IC; 3sDL; SecLib; DCVSL; MCML; DyCML; SABL; TDPL; 2N-2N2P; WDDL; MDPL; CMG; DCMT; RTP

EN

cryptographic hardware; side-channel attacks; MOS IC; 3sDL; SecLib; DCYSL; MCML; DyCML; SABL; TDPL; 2N-2N2P; WDDL; MDPL; CMG; DCMT; RTP

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2009
• Tom: Vol. 50, nr 8
• Strony: 142--148
• Opis fizyczny: Bibliogr. 29 poz.

Twórcy

autor

Gołofit K.

• Politechnika Warszawska, Instytut Systemów Elektronicznych

Bibliografia

• [1] Dz. U. Nr 11, poz. 95 - Ustawa z dnia 22 stycznia 1999 r. o ochronie informacji niejawnych.
• [2] Dz. U. Nr 128, poz. 1094 - Rozporządzenie z dnia 7 sierpnia 2002 r. w sprawie określenia (...) warunków technicznych dla bezpiecznych urządzeń służących do składania i weryfikacji podpisu elektronicznego.
• [3] Uchwala nr 42/98 Rady Ministrów z dnia 16 czerwca 1998 r. w sprawie obowiązków związanych z wykonywaniem umów zawartych przez Rzeczpospolitą Polską z Organizacją Traktatu Północnoatlantyckiego oraz Unią Zachodnioeuropejską.
• [4] Oświadczenie rządowe z dnia 29 grudnia 1999 r. w sprawie ratyfikacji przez Rzeczpospolitą Polską Umowy między Stronami Traktatu Północnoatlantyckiego o ochronie informacji, sporządzonej w Brukseli dnia 6 marca 1997 r.
• [5] Aigner M., Mangard S., Menicocci R., Olivieri M., Scotti G., Trifiletti A.: A novel CMOS logic style with data independent power consumption. IEEE International Symposium on Circuits and Systems, ISCAS, 23-26 May, pp. 1066-1069, vol. 2, 2005.
• [6] MacDonald D.: A Balanced-Power Domino-Style Standard Cell Library for Fine-Grain Asynchronous Pipelined Design to Resist Differential Power Analysis Attacks. MS THESIS, Boston University, College of Engineering, 2005.
• [7] Ghavami B., Pedram H.: An Automatic Design Flow for Implementation of Side Channel Attacks Resistant Crypto-Chips. Power and Timing Modeling, Optimization and Simulation, PAT-MOS, pp. 330-339, Springer Berlin/Heidelberg, 2007.
• [8] Guilley S.: Geometrical counter-measures to side-channel attacks. PhD THESIS, 2007.
• [9] Baker R. J., Li H. W., Boyce D. E.: CMOS - Circuit design, layout, and simulations. IEEE Press, Canada, 2005.
• [10] Tiri K., Akmal M., Verbauwhede I.: A Dynamic and Differential CMOS Logic with Signal Independent Power Consumption to Withstand Differential Power Analysis on Smart Cards. 28th European Solid-State Circuits Conference, ESSCIRC, pp. 403-406, September, 2002.
• [11] Hassoune I., Mace F., Flandre D., Legat J. D.: Dynamic differential self-timed logic families for robust and low-power security ICs. The VLSI Journal of Integration, 40, pp.355-364, 2007.
• [12] Allam M. W., Elmasry M. I.: Dynamic Current Mode Logic (DyCML): A New Low-Power High-Performance Logic Style. IEEE Journal of Solid-State Circuits, vol.36, Issue 3, pp. 550-558, March 2001.
• [13] Mace F., Standaert F., Legat J., Quisquater J.: Recommendations for Secure ICs and ASICs. CEPA2 Workshop, March, 2005.
• [14] Tiri K., Verbauwhede I.: Charge Recycling Sense Amplifier Based Logic: Securing Low Power Security IC's against Differential Power Analysis. 30th European Solid-State Circuits Conference, ESSCIRC, pp. 179-182, September, 2004.
• [15] Mace F., Standaert F. X., Hassoune I., Quisquater J. J., Legat J. D.: A Dynamic Current Mode Logic to Counteract Power Analysis Attacks, 19th Conference on Design of Circuits and Integrated Systems, DCIS, pp. 186-191, November, 2004.
• [16] Bucci M., Giancane L., Luzzi R., Trifiletti A.: Three-Phase Dual-Rail Precharge Logic. Workshop on Cryptographic Hardware and Embedded Systems, CHES, pp. 232-241, 2006.
• [17] Moradi A., Khatir M., Salmasizadeh M., Manzuri Shalmani M. T.: Investigating the DPA-Resistance Property of Charge Recovery Logics. IACR. 2008, (http://eprint.iacr.org/2008/192.pdf. dost.: maj 2009)
• [18] Yu P.: Implementation of DPA-Resistant Circuit for FPGA. MS Thesis, Blacksburg, Virginia, 2007.
• [19] Suzuki D., Saeki M.: Security Evaluation of DPA Countermeasures Using Dual-Rail Pre-charge Logic Style. Workshop on Cryptographic Hardware and Embedded Systems, CHES, pp. 255-269, 2006.
• [20] Tiri K., Hwang D., Hodjat A., Lai B. C., Yang S., Schaumont P., Verbauwhede I.: Prototype IC with WDDL and Differential Routing - DPA Resistance Assessment. Workshop on Cryptographic Hardware and Embedded Systems, CHES, pp. 354-365, August, 2005.
• [21] Moradi A., Eisenbarth T., Poschmann A., Rolfes C., Paar C., Manzuri Shalmani M. T., Salmasizadeh M.: Information Leakage of Flip-Flops in DPA-Resistant Logic Styles. IACR, 2008, (http://eprint.iacr.org/2008/188.pdf. dost.: maj 2009).
• [22] Popp T., Mangard S.: Masked Dual-Rail Pre-charge Logic: DPA-Resistance Without Routing Constraints. Workshop on Cryptographic Hardware and Embedded Systems, CHES, pp. 172-186, 2005.
• [23] Sundaresan V., Rammohan S., Vemuri R.: Power invariant secure IC design methodology using reduced complementary dynamic and differential logic. International Conference on Very Large Scale Integration, pp. 1-6, 2007.
• [24] Gołofit K.: Secure Cryptographic hardware using current-mode logic. 2004 Polish-Czech-Hungarian Workshop on Circuit Theory, Signal Processing and Telecommunications, PCHW, pp. 72-80, 2004.
• [25] Gołofit K.: Różnicowa bramka prądowa dla zastosowań układów kryptograficznych. Artykuł przyjęty na VIII Krajową Konferencję Elektroniki, 2009.
• [26] Yu Z., Furber S., Piana L.: An investigation into the Security of Self-timed Circuits. Proceedings of the 9th International Symposium on Asynchronous Circuits and Systems, pp. 206-215, 2003.
• [27] Golić J. D.: Techniques for Random Masking in Hardware. IEEE Transactions on Circuits and Systems, vol. 54, Issue 2, pp. 291-300, 2007.
• [28] Gurkaynak F. K.: GALS System Design: Side Channel Attack Secure Cryptographic Accelerators. PhD Thesis, ETH Zurich, 2006.
• [29] Tiri K., Verbauwhede I.: Place and Route for Secure Standard Cell Design. 6th International Conference on Smart Card Research and Advanced Applications, CARDIS, pp. 143-158, August, 2004.