Digital network of labelled nodes for image processing

• Autorzy: Brylski P. , Strzelecki M.

Warianty tytułu

PL

Cyfrowa sieć do równoległego przetwarzania obrazów

• Konferencja: IEEE Signal Processing Conference : Algorithms, Architectures, Arrangements, and Applications. IEEE SPA 2009 (13 ; 24-26.09.2009 ; Poznań, Poland)
• Języki publikacji: EN

Abstrakty

EN

This paper proposes a digital image processor able to perform several image processing operations like image segmentation, edge detection and noise removal. This circuit is a digital realization of synchronized oscillators network. Properties of digital processor will be compared and discussed with analogue network chip. Functional simulatipn of processor IP Core during segmentation of sample binary image will be also presented.

PL

Artykuł przedstawia koncepcję cyfrowego procesora graficznego zdolnego do realizacji kilku operacji takich jak segmentacja obrazu, detekcja krawędzi oraz redukcja szumów. Układ ten stanowi realizację Sieci Synchronizowanych Oscylatorów (SSO) w technice cyfrowej. Cechy zaproponowanego układu zostały porównane z analogową implementacją sieci SSO. W artykule zawarto również symulację funkcjonalną IP Core opracowanego procesora podczas segmentacji przykładowego obrazu binarnego.

Słowa kluczowe

EN

image segemntation; processing network; FPGA

PL

segemntacja obrazu; FPGA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2009
• Tom: Vol. 50, nr 3
• Strony: 46--50
• Opis fizyczny: Bibliogr. 8 poz., tab.

Twórcy

autor

Brylski P.

autor

Strzelecki M.

• Technical University of Lodz, Institute of Elektronics

Bibliografia

• [1] Cesmeli E., Wang D.: Texture Segmentation Using Gaussian Markov Random Fields and Neural Oscillator Networks. IEEE Transactions on Neural Networks, 12, 2, 2001, pp. 394-404.
• [2] Kowalski J., Strzelecki M., Majewski P.: CMOS VLSI Chip of Network Of Synchronised Oscillators: Functional Tests Results, Proc. of IEEE Workshop on Signal Processing 2006, Poznań, Poland, pp. 71-76.
• [3] Strzelecki M., Kowalski J., Majewski P., Kim H.: Synchronized Oscillator Network ASIC CMOS Chip for Segmentation of Binary Images. Proc. of the 6th International Workshop on Multimedia Signal Processing & Transmission, 20.11.06, Chonbuk National University, Jeonju, Korea, pp. 113-122.
• [4] Wang D., Ternan D.: Image segmentation based on oscillatory correlation. Neural Computation, 9, 1997, pp. 805-836.
• [5] Brylski P., Strzelecki M.: Network of Synchronized Oscillators Digital Approach. NTAV/SPA 2008, Poznań, Poland, pp. 161-164
• [6] http://www.xilinx.com/products/virtex5/index.htm last visited December 2008.
• [7] Skahill K.: VHDL for Programmable Logic. Addison-Wesley 19961
• [8] Pedroni Volnei A.: Circuit Design witch VHDL. MIT Press 2004.