Current-mode analog memory with extended storage time for hardware-implemented neural networks

• Autorzy: Wojtyna R.

Warianty tytułu

PL

Pracująca w trybie prądowym pamięć analogowa o wydłużonym czasie przechowywania informacji do sprzętowej realizacji sieci neuronowych

• Konferencja: IEEE Signal Processing Conference : Algorithms, Architectures, Arrangements, and Applications. IEEE SPA 2009 (13 ; 24-26.09.2009 ; Poznań, Poland)
• Języki publikacji: EN

Abstrakty

EN

In this paper, improved solution of an analog current-mode memory with prolonged holding time is presented. In typical analog memories, where the information is held as charge on a capacitor, there are difficulties with storing it for a long period of time. This is mainly due to leakage currents in MOS transistors playing a role of keys switching between sample and hold phases of the memory. To reduce this disadvantage, we propose to apply a positive feedback around the switch to provide the same potential to the switching MOS - transistor base as the potential across the holding capacitor. As a consequence, the current leakages have been decreased considerably and the memory storing time extended by several orders of magnitude compared to the same memory but without feedback. Power consumed by the memory is low when properly designed. Transistor size mismatching problem is also discussed and it turned out not to be critical in our case. The presented simulation results fully confirm theoretical predictions.

PL

W pracy przedstawiono ulepszone rozwiązanie pracującej w trybie prądowym pamięci analogowej z wydłużonym czasem przechowywania informacji. W typowych pamięciach analogowych, gdzie informacja jest trzymana w postaci ładunku na kondensatorze, występują trudności z jej przechowywaniem przez długi okres czasu. Wynika to głównie z prądów upływu w tranzystorze MOS, który pełni rolę klucza przełączającego między fazami zapisu i trzymania informacji w tej pamięci. Żeby zmniejszyć tę wadę zaproponowano użycie dodatniego sprzężenia zwrotnego wokół klucza po to, by podać na bazę tranzystora MOS taki sam potencjał jak potencjał przechowywany w kondensatorze. W rezultacie prąd upływu został znacznie zmniejszony, a czas przechowywania informacji wydłużony o kilka rzędów wielkości w porównaniu z taką samą pamięcią, ale bez sprzężenia zwrotnego. Przy odpowiednim zaprojektowaniu uzyskuje się mały pobór mocy przez pamięć. Omówiono także problem niedopasowania wymiarów tranzystorów i okazało się, że nie jest on krytyczny w naszym przypadku. Przedstawione wyniki symulacji w pełni potwierdzają przewidywania teoretyczne.

Słowa kluczowe

EN

hardware signal processing; current-mode processing; analog ASIC's; low-power CMOS circuits

PL

sprzętowe przetwarzanie sygnałów; przetwarzanie w trybie prądowym; układy analogowe ASIC; energooszczędne układy CMOS

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2009
• Tom: Vol. 50, nr 3
• Strony: 34--38
• Opis fizyczny: Bibliogr. 9 poz., tab.

Twórcy

autor

Wojtyna R.

• University of Technology and Life Sciences, The Academy of Information Technology, Poland

Bibliografia

• [1] Cauwenberghs G., Bayoumi M.: Learning on silicon, adaptive VLSI neural systems. Kluwer Academic Publishers, 1999.
• [2] Hikawa H.: Frequency - based multilayer network with on - chip learning. IEEE Transactions on Neural Networks, vol. 10, no. 3, 1999, pp.545-553.
• [3] A. F. Murray, "The Future of Analog Neural VLSI", Proceedings of the Second ICSC International Symposium on Engineering of Intelligent Systems, 2000, pp.13-19.
• [4] Kohonen T.: Self - organizing maps. Springer Verlag, Berlin, 2001.
• [5] Bult K., Wallinga H.: A Class of Analog CMOS Circuits Based on the Square - Law Characteristic of an MOS Transistors in Saturation. IEEE Journal of Solid-State Circuits, vol. Sc-22, no. 3, 1987, pp. 357-365.
• [6] Talaśka T., Długosz R., Pedrycz W.: Adaptive Weight Change Mechanism for Kohonens's Neural Network Implemented in CMOS 0.18 um Technology. 11th European Symposium on Artificial Neural Networks, Bruges, Belgium, April 2007.
• [7] Długosz R., Talaśka T., Dalecki J., Wojtyna R.: Experimental Kohonen neural network implemented in the CMOS 0.18 um technology. IEEE Int. Conf. Mixed Design of Integrated Circuits and Systems MIXDES 2008, pp. 250-255, Poznań 2008, pp. 243-248.
• [8] Wojtyna R.: CMOS analog memory with increased storing time. IEEE Int. Conf. Signals and Electronic Systems ICSES 2006, pp. 437-440.
• [9] Wojtyna R.: Aconceptof current - mode long - term analog memory for neural network learning on silicon. IEEE Int. Conf. Signal Processing, NTAV/SPA 2008, pp. 121-126