On the use of multi-signature analysis for interconnect test

• Autorzy: Garbolino T. , Kopeć M. , Gucwa K. , Hławiczka A.

Warianty tytułu

PL

Wykorzystanie analizy wielosygnaturowej w testowaniu połączeń

• Konferencja: International Conference Mixed Design of Integrated Circuits and Systems : MIXDES 2006 (22-24.06.2006 ; Gdynia, Poland)
• Języki publikacji: EN

Abstrakty

EN

The paper introduces a novel idea of interconnect fault detection, localization and identification based on test response compaction using a MISR. The above-mentioned operations are made at-speed. The testing process has been split into two steps. The first one is the detection step using a short test sequence of a little diagnostic resolution. The second step (which is made only in the case of the detection of faults in the first step) is the localization step by means of three long, full diagnostic resolution sequences: Walking 1 (W1), Walking 0 (W0) and a part of johnson sequence (J). The final fault identification phase exploits information stored in two or three signatures. The use of two signatures eliminates aliasting of static faults while adding the third signature enables dependable identification of such faults. The theory given in the paper is partially illustrated by the simulation results.

PL

W artykule zaprezentowano nowatorską koncepcję wykrywania, lokalizacji i identyfikacji typu uszkodzeń w połączeniach, opartą na kompakcji odpowiedzi testowej w rejestrze MISR. Powyższe operacje przeprowadzane są przy nominalnej częstotliwości pracy testowanego układu. Cały proces testowania został podzielony na dwa etapy. W pierwszym uszkodzenia są wykrywane przy użyciu krótkiej sekwencji testowej o małej rozdzielczości diagnostycznej. W przypadku wykrycia uszkodzeń, w drugim etapie przeprowadzana jest ich lokalizacja za pomocą trzech długich sekwencji testowych o pełnej rozdzielczości diagnostycznej: Walking 1 (W1), Walking 0 (W0) i fragmentu sekwencji Johnsona (J). Identyfikacja uszkodzeń dokonywana jest na podstawie informacji zawartej w dwóch lub trzech sygnaturach. Wykorzystanie dwóch sygnatur eliminuje maskowanie statycznych uszkodzeń w połączeniach, podczas gdy trzecia sygnatura pozwala na jednoznaczną identyfikację typu uszkodzenia.

Słowa kluczowe

EN

interconnect test; fault detection; fault localization; fault identification; test response compaction; MISR; signature; multisignature analysis; at-speed testing; test-per-clock testing scheme; T-type flip-flop

PL

testowanie połączeń; wykrywanie; lokalizacja i identyfikacja uszkodzeń; kompakcja odpowiedzi testowej; rejestr MISR; analiza wielosygnaturowa; testowanie układu z jego nominalną częstotliwością pracy; metoda testowania typu „test-per-clock”

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2006
• Tom: Vol. 47, nr 10
• Strony: 16--18
• Opis fizyczny: tab.

Twórcy

autor

Garbolino T.

autor

Kopeć M.

autor

Gucwa K.

autor

Hławiczka A.

• Silesian University of Technology, Poland

Bibliografia

• [1] Garbolino T. et. al.: Theory of multi-signature localization and identification of interconnect faults. Report of Institute of Electronics, Silesian Univ. of Technology, no 20.01.06, Gliwice, 2006.
• [2] Garbolino T. et. al.: Multi-Signature Analysis for Interconnect Test. Proc. of MIXDES'06, 2006, pp. 577-582.
• [3] Hassan A. J. et. al.: Testing and diagnosis of interconnects using boundary scan architecture. Proc of ITC'88, 1988, pp. 126-137.
• [4] Hławiczka A. et. al.: On detection of Interconnect faults by MISR compactor - unknown problems and new solutions. Archives of Theoretical and Applied Informatics, vol. 17 (2005), no 2, pp. 109-126.
• [5] Jutman A.: At-Speed On-Chip Diagnosis of Board-Level Interconnect Faults. Proc. of ETS'04, 2004, pp. 2-7.
• [6] Kopec M. et. al.: Test-per-dock detection, localisation and identification of interconnect faults, to appear in Proc. of ETS'06, 2006.
• [7] Nadeau-Dostie B., et. al.: An Embedded Technique for At-Speed Interconnect Testing. Proc. of ITC'99, 1999, pp. 431-438.
• [8] Park S., Kim T.: A new IEEE 1149.1 boundary scan design for the detection of delay defects. Proc. of DATE'00, 2000, pp. 458-462.
• [9] Pendurkar R. et. al.: Switching Activity Generation with Automated BIST Synthesis for Performance Testing of Interconnects. IEEE Trans CAD/ICS, vol. 20, no. 9, 2001, pp. 1143-1158.
• [10] Stroud C. E.: A Designer's Guide to Buit-in Self-Test. Springer, 2002.
• [11] Su C. et. al.: Boundary scan BIST methodology for reconfigurable systems. Proc. of ITC'98, 1998, pp. 774-783.
• [12] Su C., Tseng W.: Configuration Free SoC Interconnect BIST Methodology. Proc. of ITC'01, 2001, pp. 1033-1038.