Analysis of hardware implementation of HIEROCRYPT-3 algorithm (and its comparison with CAMELLIA algorithm) using ALTERA devices

• Autorzy: Rogawski M.

Warianty tytułu

PL

Analiza sprzętowej implementacji algorytmu Hierocrypt-3 (i porównanie z algorytmem Camellia) w strukturach programowalnych FPGA firmy ALTERA

• Języki publikacji: EN

Abstrakty

EN

Fast development of cryptoanalysis techniques is the main reason why the recent project of block ciphers have more restrict design criteria. Provable security is not enough to recomend algorithm as a good for public use. NESSIE and AES contest history show that secure algorithm with good cryptographics features and without good hardware and software features (efficiency and performance) can not be a winner. Out publication describe how to implement block ciphers with two stage of key schedule algorithm in hardware. This solution is especially good for japanese cipher Hierocrypt. Results of our hardware implementation are eight times better than the Hierocrypt authors' results. Hierocrypt did not be qualified to the second phase of NESSIE, because of security flaws and bad implementation results. In our paper we try to prove that it is possible to implement hardware core of Hierocrypt with good performance and efficiency results.

PL

Szybki rozwój zaawansowanych technik kryptoanalitycznych sprawia, że przed projektami kolejnych algorytmów szyfrowania pojawiają się coraz większe wymagania. Dzisiaj nie wystarcza już tylko udowodnienie bezpieczeństwa szyfru. Musi on dodatkowo spełniać warunki dotyczące takich zagadnień jak efektywność jego implementacji programowej i sprzętowej, szybkość realizowanej operacji szyfrowania i deszyfrowania, a także adaptacyjność w nietypowych środowiskach. W publikacji autor prezentuje sposoby implementacji sprzętowej szyfrów blokowych, posiadający dwustopniowy algorytm podkluczy (podklucze przejściowe i podklucze rund). Rozwiązanie tego okazuje się być szczególnie dobre dla japońskiego algorytmu Hierocrypt-3. Otrzymane wyniki przetwarzania są prawie ośmiokrotnie lepsze od wyników autorskiej implementacji. Należy zauważyć, że komisja konkursu NESSIE odrzuciła ten szyfr także z powodu słabych możliwości implementacyjnych. Autor publikacji wykazuje niesłuszność tej tezy.

Słowa kluczowe

EN

block cipher; hardware implementation; performance; FPGA; Altera; Hierocrypt-3; Camellia; NESSIE; decomposition; Demain; Wide Trail Strategy

PL

szyfrowanie; kryptoanaliza; kryptologia

• Wydawca: Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
• Czasopismo: Biuletyn Wojskowej Akademii Technicznej
• Rocznik: 2004
• Tom: Vol. 53, nr 4
• Strony: 87--112
• Opis fizyczny: Bibliogr. 14 poz., tab.

Twórcy

autor

Rogawski M.

• Military University of Technology, Institute of Mathematics and Cryptology, Faculty of Cybernetics, 00-908 Warsaw, S. Kaliskiego 2, Poland,

Bibliografia

• 1. P. Barreto, V. Rijmen, Improved SQUARE attacks against reduced-round HIERO- CRYPT, 2001.
• 2. P. Bora, T. Czajka, Implementation of SERPENT algorithm using ALTERA devices, 2000.
• 3. H. CHEON, Differential cryptanalysis of Hierocrypt-3 reduced to 3 rounds, 2001.
• 4. J. DEAMEN, Cipher and hash function design strategies based on linear and differential cryptanalysies, PhD Thesis, K.U. Lueven, 03.1995.
• 5. T. Furuya, V. Rijmen, Observations on Hierocrypt-3/Ll key scheduling algorithms, 2001.
• 6. P. MROCZKOWSKI, Implementation of the block cipher Rijndael using ALTERA FPGA, 2000.
• 7. NESSIE public reports — 2000-2003 — http://www.cryptonessie.org/.
• 8. Nippon Telegraph and Telephone Corporation, Mitsubishi Electric Corporation, Specification of Camellia — a 128-bit block cipher.
• 9. Nippon Telegraph and Telephone Corporation, Mitsubishi Electric Corporation, Performance of Camellia (http://info.isl.ntt.co.jp/camellia/Publications/Camellia Performance.pdf).
• 10. Portfolio of recommended cryptographic primitives, NESSIE joury — (https://www.cosic.esat.kuleuven.ac.be/nessie/ decision-final.pdf).
• 11. TOSHIBA Corp., Specification on a Block Cipher: Hierocrypt-3, 09.2001.
• 12. TOSHIBA Corp., Self Evaluation: Hierocrypt-3, 10.2001.
• 13. WARSAW UNIVERSITY of TECHNOLOGY — http://wwwzpt.tele.pw.edu.pl/.
• 14. WORCHESTER POLYTECHNIC INSTITUTE, An FPGA — based performance evaluation of the AES block cipher candidate algorithm finalists, 2001.