Implementacja układów dodających wchodzących w skład konwolwera w układach programowalnych FPGA

• Autorzy: Wiatr K. , Jamro E.

Warianty tytułu

EN

Efficient FPGA implementation of adders as a part of convolves

• Języki publikacji: PL

Abstrakty

PL

Operacja dodawania jest podstawową operacją wykonywaną podczas obliczania operacji konwolucji (filtracji typu FIR) o stałych współczynnikach. W układach FPGA operacja dodawania powinna być implementowana z wykorzystaniem układu dodającego z przeniesieniem skrośnym RCA (ang. Ripple Carrry Adder), w porównaniu z układami ASIC, dla których optymalną architekturą jest układ dodający z przechowaniem przeniesienia CSA (ang. Carry Save Adder). W konsekwencji w niniejszym opracowaniu zostały przedstawione różne algorytmy znajdujące optymalną sieć połączeń w bloku dodającym: przeszukiwania wyczerpującego ES (ang. Exhaustive Search), algorytmu zachłannego GrA (ang. Greedy Algorithm). Ponadto zostały przedstawione różne architektury układu konwolwera w układach FPGA oraz ich wpływ na parametry wejściowe układu dodającego, w szczególności zakresu danych wejściowych (wartość minimalna i maksymalna) oraz korelacji pomiędzy wejściami.

EN

Addition is a fundamental operation for the constant coefficient convolutions (FIR filters). In FPGAs, addition should be carried out employing ripple-carry adders rather than carry-save adders as it is the case for ASIC designs. Therefore different adder optimisation techniques are required as a result Exhaustive Search and Greedy Algorithm have been implemented. Different convolver architectures and consequently different input parameters, e.g. input width, correlation between different inputs, are described.

Słowa kluczowe

PL

procesory specjalizowane; architektury systemów procesorowych; programowalne układy logiczne; arytmetyka rozproszona; systemy czasu rzeczywistego

EN

specialised processors; multiprocessors systems architecture; programmable logic device; distributed arithmetic; real-time systems

• Wydawca: Wydawnictwo Naukowe PWN SA
• Czasopismo: Kwartalnik Elektroniki i Telekomunikacji
• Rocznik: 2002
• Tom: Vol. 48, z. 3/4
• Strony: 571--589
• Opis fizyczny: Bibliogr. 15 poz.

Twórcy

autor

Wiatr K.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie, Al. Mickiewicza 30, 30-059 Kraków

autor

Jamro E.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie, Al. Mickiewicza 30, 30-059 Kraków

Bibliografia

• 1. K. Wiatr, E. Jamro: Constant Coefficient Multiplication in FPGA Structures. Proceedings of the 26th Euromicro Conference, Maastricht, The Netherlands, Sep. 5-7 2000, Vol. I, pp. 252-259.
• 2. H. Garner: Number Systems and Arithmetic. Advances in Computing, 1965, vol. 6, pp. 131-194.
• 3. K. Chapman: Fast Integer Multiplier fit in FPGA’s. EDN 1993 Design Idea Winner, EDN May 12"1994.
• 4. A. R. Omondi: Computer Arithmetic Systems. Algorithms Architecture and Implementations. Prentice Hall, UK, 1994.
• 5. T. T. Do, C. Reuter, P. Pirsch: Alternative approaches implementing high-performance FIR filters on lookup table-based FPGAs: A comparison. SPIE Conference on Configurable Computing and Applications. Boston, Massachusetts, 2-3 Nov. 1998, pp. 248-254.
• 6. C. S. Burrus: Digital filter structure described by arithmetic. IEEE transaction on Circuits and systems, 1977, pp. 674-680.
• 7.R. A. Hawley, et. al.: Design Techniques for Silicon Compiler Implementation of High-Speed FIR Digital Filters. (EEE Journal of Solid-State Circuits, vol. 31, no 5, May 1996, pp. 656-667.
• 8. Xilinx Co.: The Programmable Logic. Data Book 1999.
• 9. Altera Co.: Apex 20K Programmable Logic Device Family, Data Sheet. ver. 2.05, Nov. 1999.
• 10. S. Xing, W. W. H. Yu: FPGA Adders: Performance Evaluation and Optimal Design. IEEE Design & Test of Computers, Jan-Mar. 1998, pp. 24-29.
• 11. P. Pirsch: Architectures for Digital Signal Processing. Chichester UK, Wiley 1998.
• 12. Z. Luo, M. Martonosi: Using Delayed Addition Techniqus to Accelerate Integer and Floating-Point Calculation in Configurable Hardware. SPIE Conference on Configurable Computing: Technology and Applications, Boston, Massachusetts, Nov. 1998, Vol. 3526, pp. 202-211.
• 13. M.Wojko, H. ElGindy: Configuration Sequencing with Self Configurable Multipliers. 13th International Parallel Processing Symposium and 10th Symposium on Parallel and Distributed Processing, San Juan, Puerto Rico, USA, April 1999, pp. 643-651.
• 14. K. Wiatr, E. Jamro: Implementation of Multipliers in FPGA Structures. Proc. of the IEEE Intern. Symposium on Quality Electronic Design, San Jose, California, 26-28 March 2001, pp. 415-420.
• 15. T. H. Cormen, C. E. Leiserson, R. L. Rivest: Intoduction to Algorithms. Massachusetts Institute of Technology, 1994.