Implementacja szybkich układów mnożących w strukturach FPGA

• Autorzy: Wiatr K. , Jamro E.

Warianty tytułu

EN

High speed multiplication circuits implemented in FPGAs chips

• Języki publikacji: PL

Abstrakty

PL

Artykuł ten prezentuje różne rozwiązania szybkiego układu mnożącego implementowanego w układach reprogramowalnych FPGA. Przedstawione rozwiązania to: pełno-funkcjonalny układ mnożący o zmiennym współczynniku mnożenia VCM (ang. Variable Coefficient Multiplier), układ mnożący przez stały współczynnik KCM (ang. Constant Coefficient Multiplier) oraz rozwiązanie pośrednie - układ mnożący przez stały współczynnik z możliwością dynamicznej rekonfiguracji DKCM (ang. Dynamic Constant Coefficient Multiplier). Dla ukladów FPGA, które mogą być szybko przeprogramowane, wybór pomiędzy VCM i KCM jest trudnym zagadnieniem, któremu ten artykuł poświęca dużo uwagi. Co więcej istnieje rozwiązanie pośrednie - układ DKCM, który może być szybciej przeprogramowany niż KCM, ale zajmuje więcej zasobów układu FPGA. W układach FPGA wybór architektury układu mnożącego jest uzależniony od trzech czynników: zajmowanych zasobów, czasu propagacji oraz czasu przeprogramowania. W celu zwiększenia szybkości projektowania układu mnożącego zostało opracowane narzędzie do automatycznej generacji optymalnej architektury układu mnożącego w postaci kodu języka VHDL, na podstawie parametrów wejściowych.

EN

This paper studies different solutions for carrying out multiplication: a fully functional multiplier denoted as Variable Coefficient Multiplier (VCM), Constant Coefficient Multiplier (KCM) and self-configurable multiplier denoted as Dynamic Constant Coefficient Multiplier (DKCM). For FPGAs which can be easily reconfigured, the choice between the VCM and KCM cannot be easily defined. Furthermore, the DKCM is an additional, middle-way between the KCM and VCM solution, as it offers shorter reprogramming time but occupies more area in comparison with the KCM. ln FPGAs, the choice of the optimum multiplier involves three factors: area, propagation and reconfiguration time, which have been thoroughly studied and respective implementation results given. Furthermore, to speed-up implementation of multipliers a design-automated tool has been developed, which generates optimum (for given input parameters), VHDL description of multipliers.

Słowa kluczowe

PL

układy dedykowane; procesory specjalizowane; układy programowalne; arytmetyka rozproszona

EN

dedicated circuits; specialised processors; programmable logic devices; distributed arithmetic

• Wydawca: Wydawnictwo Naukowe PWN SA
• Czasopismo: Kwartalnik Elektroniki i Telekomunikacji
• Rocznik: 2001
• Tom: Vol. 47, z. 4
• Strony: 495--514
• Opis fizyczny: Bibliogr. 18 poz.

Twórcy

autor

Wiatr K.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie Al. Mickiewicza 30, 30-059 Kraków

autor

Jamro E.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie Al. Mickiewicza 30, 30-059 Kraków

Bibliografia

• 1. F. P. Brooks, D.A. Plaisted: Computer Arithmetic Systems. Prentice Hall, 1994.
• 2. C. S. Wallace: A suggestion for a fast multiplier. IEEE Trans. on Electron. Comput., 1964, Vol. EC-13, pp. 14-17.
• 3. K. Chapman: Constant Coefficient Multipliers for the XC4000E. Xilinx Application Note, XAPP 054, December 1996.
• 4. R. Petersen, B. L. Hutchings: An Assessment of the Suitability of FPGA-Based Systems for Use in Digital Signal Processing, In 5th International Workshop on Field Programmable Logic and Applications, Oxford England, August 1995, pp. 293-302.
• 5. Xilinx Co.: The Programmable Logic, Data Book, 1999.
• 6. M. J. Wirthlin, B. L. Hutchings: Improving Functional Density Through Run-Time Constant Propagation, ACM/SIGDA International Symposium on Field Programmable Gate Arrays, 1997, pp. 86-92.
• 7. Xilinx Co.: Core Generator. Foundation 2.1, 1999.
• 8. K. Chapman: Fast Integer Multiplier fit in FPGA's, EDN 1993 Design Idea Winner, END May 12th, 1994.
• 9. A. R. Omondi: Computer Arithmetic Systems. Algorithms, Architectures and Implementations, Prentice Hall, 1994.
• 10. M. Wojko, H. EIGindy: Configuration Sequencing with Self Configurable Multipliers. 13th Inter- national Parallel Processing Symposium and 10th Symposium on Parallel and Distributed Processing, San Juan, Puerto Rico, USA, April 1999, pp. 643-651
• 11. M. Wojko, H. ElGindy: Self Configuring Binary Multipliers for LUT addressable FPGAs. 5th Australasian Conference on Parallel and Real-Time Systems. University of Adelaide, Australia, 28-29th September 1998, pp. 201-212.
• 12. C. L. Seitz: Concurrent VLSI architectures, IEEE Trans. on Computers, 1984, Vol. C-33, No. 12, pp. 1247-1265.
• 13. Altera Co.: Apex 20K Programmable Logic Device Family, Data Sheet, ver. 2.05, Nov., 1999.
• 14. H. Garner: Number Systems and Arithmetic. Advances in Computing, 1965, vol. 6, pp. 131-194.
• 15. R. I. Hartley: Subexpression Sharing in Filters Using Canonic Signed Digit Multipliers. IEEE Transactions on Circuits and Systems II - Analog and Digital Signal Processing, vol. 43, no. 10, Oct. 1996.
• 16. E. Sanchez, M. Sipper, J. Haenni, J. Beuchat, A. Perez-Uribe: Static and Dynamic Configurable Systems. IEEE Transactions on Computers, June 1999, col. 48, no. 6, pp. 556-563.
• 17. K. Wiatr, E. Jamro: Constant Coefficient Multiplication in FPGA Structures. Proc. of the 26th Euromicro Conference on Digital Systems Design: Architecture, Methods, and Tools, Maastricht, Netherlands 2000, IEEE Computer Society - Washington - Brussels - Tokyo 2000, pp. 252-259.
• 18. K. Wiatr, E. Jamro: Implementation of Multipliers in FPGA Structures, Proceedings of the IEEE International Conference on Quality Electronic Design, San Jose, USA, March 26-28, 2001.