Wyznaczanie pojemności pasożytniczych w ścieżkach połączeń krzyżujących się w różnych płaszczyznach

• Autorzy: Jarosz A. , Pfitzner A.

Warianty tytułu

EN

Evaluation of parasitic capacitances for interconnection buses crossing in different layers

• Konferencja: International Conference of Mixed Design of Circuits and Systems - MIXDES 2004 (11 ; 24-26.06.2004 ; Szczecin, Polska)
• Języki publikacji: PL

Abstrakty

PL

Analityczne wyznaczenie pojemności połączeń w układach VSLI opiera się na wzorach empirycznych formułowanych dla typowych struktur (podobszarów) podstawowych, łączonych w celu modelowania bardziej złożonych konfiguracji geometrycznych. W prezentowanym artykule problem dodawania wkładów poszczególnych podobszarów do pojemności całkowitej został zbadany dla ścieżek przecinających się w kilku warstwach. Zaproponowano uproszczoną procedurę obliczania tej pojemności.

EN

Analytical evaluation of capacitances of interconnections in VLSI circuits is based on empirical equations formulated for basic typical structures combined to model more complex geometric configurations. In presented paper this procedure of addition of subregions contribution to the total capacitance is verified for Iines crossing in several metallization levels. Simpler but more accurate method for evaluation of this capacitance is proposed.

Słowa kluczowe

PL

pojemność połączeń; ekstrakcja schematu; dokładność modelowania

EN

interconnection capacitance; circuit extraction; modelling accuracy

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2004
• Tom: Vol. 45, nr 11
• Strony: 19--22
• Opis fizyczny: Bibliogr. 10 poz.

Twórcy

autor

Jarosz A.

• Politechnika Warszawska, Instytut Mikroelektroniki i Optoelektroniki

autor

Pfitzner A.

• Politechnika Warszawska, Instytut Mikroelektroniki i Optoelektroniki

Bibliografia

• 1. Jarosz A., Pfitzner A.: On some Accuracy Problems of the Interconnection Capacitance Modeling. Proc.of the 8,h Int.Conf. MIXDES 2001, June 2001, pp. 383-388.
• 2. Jarosz A., Pfitzner A.: Neighbourhood Problem in Interconnection Capacitance Modeling. Proc, of the Int. Conf. TCSET’2002, February 2002, pp. 65-67, oraz Radioelectronics and Telecommunications, Academic Journal of Lviv Polytechnic National University, no. 443, February 2002, pp. 228-233.
• 3. Jarosz A., Pfitzner A.: Model of the Further Neighbourhood Influence on Interconnection Capacitance. Proc, of the 9th Int. Conf. MIXDES 2002, June 2002, pp. 463-466.
• 4. Jarosz A., Pfitzner A.: Geometric Dependencies of Parasitic Capacitances in Interconnection Buses. Proc, of the VII"1 Int. Conf. CADSM'2003, February 2003, pp. 286-289.
• 5. Choudhury U., Sangiovanni-Vincentelli A.: An Analitical Model Generator for Interconnect Capacitances. IEEE Custom Integrated Circuits Conference, 1991.
• 6. Jue-Hsien Chern, Jean Huang, LArledge, Ping-Chung Li, Ping Yang: Multilevel Metal Capacitance Models For CAD Design Synthesis Systems. IEEE Electron Dev. Letters, vol. 13, no.1, Jan. 1992.
• 7. Shyh-Chyi Wong, Trent Gwo-Yann Lee, Dye-Jyun Ma, Chuan-Jane Chao: An Empirical Three-Dimensional Crossover Capacitance Model for Multilevel Interconnect VLSI Circuits. IEEE Trans, on Semi- cond.Manufact., vol. 13, May 2000.
• 8. Shyh-Chyi Wong, Gwo-Yann Lee, Dye-Jyun Ma: Modeling of Interconnect Capacitance, Delay and Crosstalk in VLSI. IEEE Trans, on Semicond. Manufact., vol. 13, Febr. 2000.
• 9. CAPCAL - The 3-D Capacitance Calculator for VLSI Purposes - Users Guide, Oct. 1991.
• 10. Jarosz A., Pfitzner A.: Dependence of Parasitic Capacitances on Interconnection Buses Configuration. VIII Electron Technology Conference ELTE 2004 (zakwalifikowany do druku w materiałach konferencyjnych w czasopiśmie Elektronika).