Potokowe obliczenia argumentu funkcji przejścia dla warstwy neuronów z wykorzystaniem FPGA

• Autorzy: Rybarczyk A. , Nowakowski B.

Warianty tytułu

EN

The FPGA based parallel-pipeline method of calculating neuron layer

• Konferencja: Mixed Design of Integrated Circuits and Systems MIXDES 2003 (26-28.06.2003 ; Łódź, Polska)
• Języki publikacji: PL

Abstrakty

PL

Przedstawiono potokowo-równoległą metodę obliczeń argumentów funkcji przejścia dla warstw neuronowych, zoptymalizowaną pod kątem wykorzystania w matrycach programowalnych FPGA. Opisano konkretne rozwiązanie problemu przyspieszenia obliczeń w sieci neuronowej implementowanej na układach cyfrowych. Wykorzystanie tej metody umożliwia wielokrotne przyspieszenie obliczeń w porównaniu z tradycyjną metodą obliczeń szeregowych.

EN

The paper presents the realisation of an artifical neural network (ANN), which uses parallel-pipeline method of calculating the arguments of the transition function for neuron layers. The paper also evaluated the performance and the speed of such a network basing on optimisation for programmable FPGA arrays. The paper describes a way of accelerating calculations in a digitally implemented neural network. The calculation time is about ten times lower compared to the traditional sequential processing.

Słowa kluczowe

PL

neuron; matryca reprogramowalna; FPGA; potok obliczeń; SSN; sztuczna sieć neuronowa

EN

FPGA; artificial neural network; LUT; signal processor; parallel-pipeline computation

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronizacja : podzespoły i zastosowania elektroniki
• Rocznik: 2003
• Tom: Vol. 23, nr 10
• Strony: 25--27
• Opis fizyczny: Bibliogr. 15 poz., rys.

Twórcy

autor

Rybarczyk A.

• Politechnika Poznańska, Instytut Sterowania i Inżynierii Systemów, Wydział Informatyki i Zarządzania

autor

Nowakowski B.

• Politechnika Poznańska, Wydział Elektryczny

Bibliografia

• 1. Cauwenberghs G., Bayoumi M. A.: Learning On Silicon, Adaptive VLSI, Neural Systems, Kluwer Academic Publishers, Boston/Dordrecht/London, 1999.
• 2. Dąbrowski A. (red): Przetwarzanie sygnałów przy użyciu procesorów sygnałowych, WPP 1998.
• 3. FPGA Compiler II/FPGA Express. VHDL Reference Manual.Synopsys Inc. USA 1999.
• 4. Głocki W.: Układy cyfrowe, Warszawa WSiP 1996.
• 5. Horowitz P., Hill W.: Sztuka elektroniki. WKiŁ 1996.
• 6. Nowakowski B., Rybarczyk A.: Sztuczne sieci neuronowe - realizacja fizyczna w oparciu o układy FPGA. Mat. VII Konf. ZkwE'2002, Poznań-Kiekrz , 22-24 kwietnia 2002, s. 357-360.
• 7. PDIUSBD12 Data sheet. Product specification. Philips Semiconductor 1999.
• 8. Rybarczyk A., Nowakowski B.: Neural Network - Hardware Irnplementation Using FPGA. Konf. MIXDES 2002, 20-22 June.
• 9. Rybarczyk A., Nowakowski B.: A Neural Network - FPGA Implementation, Journal „Foundation of Computing and Decision Sciences", Vol. 28, No.1, 2003, s. 29-39.
• 10. Rybarczyk A., Szulc M.: Analogowy multiplikator scalony CMOS do realizacji układu synaptycznego w sieci neuronowej. Mat. VI Konf. ZkwE'2001 , Poznań-Kiekrz, 23-25 kwietnia 2001, s. 95-99.
• 11. Sharma A.: Programmable logic handbook. McGraw-Hill 1998.
• 12. Starecki T.: Mikrokontrolery jednoukładowe rodziny 51, NOZOMI, Warszawa 1996.
• 13. Sulkowski A.: Wykorzystanie układów pamięciowych w układach przeliczających. Materiały szkoleniowe, Poznań 2002.
• 14. Tadeusiewicz R.: Sieci neuronowe. Kraków 1992.
• 15. TMS320C51 Product specification. Texas Instruments, 1998.