Estymacja odległości Hamminga przy wykorzystaniu zjawisk ładunkowych

• Autorzy: Łuczyk A. , Pleskacz W.

Warianty tytułu

EN

Charge-based computation of Hamming distance

• Konferencja: Mixed Design of Integrated Circuits and Systems MIXDES 2003 (26-28.06.2003 ; Łódź, Polska)
• Języki publikacji: PL

Abstrakty

PL

Zaproponowano układ określający odległość Hamminga, działający w trybie ładunkowym. Pojedyńcze tranzystory nMOS są wykorzystywane do szacowania tej odległości. Zapewnia małe zużycie powierzchni krzemu i niski pobór mocy. W celu realizacji sieci Hamminga prezentowany jest również układ WTA (ang. Winner-Take-All - "zwycięzca bierze wszystko"), współpracujący z opracowanym obwodem. Topografie struktur zrealizowano w technologii CMOS 0,35 µm.

EN

In this paper a charge-based circuit computing Hamming distance is proposed. It uses a single nMOS transistor as s processing element. Such an approach allows to decrease silicon area occupation and power consumption of an efficient Hamming network classsifier. To provide blocks for this IC we show Winner-Take-All (WTA) circuit co-working with proposed Hamming distance circuit. Layouts of these both circuits implemented in 0.35 µm CMOS technology are presented as well.

Słowa kluczowe

PL

odległość Hamminga; sieć Hamminga; WTA (Zwycięzca bierze wszystko)

EN

hamming distance; Hamming network; Winner-Take-All; WTA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronizacja : podzespoły i zastosowania elektroniki
• Rocznik: 2003
• Tom: Vol. 23, nr 10
• Strony: 16--18
• Opis fizyczny: Bibliogr. 7 poz., rys.

Twórcy

autor

Łuczyk A.

• Politechnika Warszawska, Instytut Mikroelektroniki i Optoelektroniki

autor

Pleskacz W.

• Politechnika Warszawska, Instytut Mikroelektroniki i Optoelektroniki

Bibliografia

• 1. Cellular Neural Networks. Edited by T. Roska and J. Vandewalle, John Wiley & Sons Ltd. 1993.
• 2. Cauwenberghs G., Pedroni V.: A low-power CMOS analog vector Quantizer. IEEE Journal of Solid-State Circuit, vol. 32, no. 8, 1997, pp. 1278-1283.
• 3. Fang W. C., Sheu B. J., Chen O. T. C., Choi J.: A VLSI neural processor for image data-compression using self-organization networks. IEEE Trans. on Neural Network, vol. 3, no. 3, 1992, pp. 506-518.
• 4. Robinson M. E., Yoneda H., Sanchez-Sinencio E.: A modular CMOS design and of a Hamming network. IEEE Trans. on Neural Network, vol. 3, 1992, pp. 444-455.
• 5. Grant D., Taylor J., Houselander P.: Design, implementation and evaluation of a high-speed integrated hamming neural classifier. IEEE Journal of Solid-State Circuits, vol. 29, 1994, pp. 1154-1157.
• 6. He Y., Cilingiroglu U., Sanchez-Sinencio E.: A high-density and low power charge-based Hamming network. IEEE Trans. on VLSI Systems, vol. 1, no. 1, 1993, pp. 56-62.
• 7. Cilingiroglu U.: A charge-based neural hamming classifier. IEEE Journal of Solid-State Circuits, vol. 28, 1993, pp. 957-958.