Implementacja operacji konwolucji o stałych współczynnikach w układach FPGA

• Autorzy: Jamro E. , Wiatr K.

Warianty tytułu

EN

Convolution with constant coefficient implemented in FPGA chips

• Języki publikacji: PL

Abstrakty

PL

W artykule omówiono różne architektury układu konwolwera zoptymalizowane pod kątem implementacji w układach programowalnych FPGA. Współczynniki konwolucji są stałe, jednakże układ FPGA może być szybko przeprogramowany co pozwala na zmianę tych współczynników. Mnożenie jest najbardziej skomplikowaną operacją wykonywaną podczas obliczania operacji konwolucji, dlatego w pierszej części artykułu zostaną omówione układy mnożące. Niemniej rozbicie operacji mnożenia wewnątrz układu konwolwera pozwala na lepszą optymalizację operacji konwolucji, dlatego w artykule porównano dwie architektury: układ konwolwera zbudowany przy użyciu pamięci LUT (ang. Look-Up Table) i nazywany LC (ang. LUT-based Convolver) oraz układ konwolwera zbudowany jako suma mnożeń wykonywanych przy użyciu układów mnożących opartych o pamięć LUT i nazywanych LM (ang. LUT based Multiplier). Ponadto omówiona alternatywną technikę: konwolwer oparty na (równoległej) arytmetyce rozproszonej (ang. Parallel) i nazywaną DAC (ang. Distributed Arithmetic Convolver). Głównym celem tego artykułu jest przedstawienie nowej architektury układu konwolwera wykorzystującego nieregularną arytmetykę rozproszoną IDAC (ang. Irregular Distributed Arithetic Convolver), która to w porównaniu z architekturą DAC jest nieregularna, a przez to pozwala na lepszą optymalizację układu konwolwera. Wszystkie architektury konwelwera omówione w tym artykule mogą być automatycznie generowane przez autorskie narzędzie AuToCon.

EN

This paper reviews different architectural solutions for calculating constant coefficient convolution operation in FPGAs. At first, different architectures of multipliers are approached. Disregarding the multiplier entity allows for further circuit optimisations, therefore Look-Up-Table (LUT) based Convolver (LC) versus the sum of the LUT-based Multipliers (LM) is described. Further, an alternative technique - (Parallel) Distributed Arithmetic Convolver (DAC) is approached. The key issue of this paper is, however, a novel architectural solution: Irregular Distributed Arithmetic Convolver (IDAC) which, in comparison to the DAC, has an irregular form, and therefore allows for better circuit optimisation. All architectural solutions described hereby can be automatically generated by the Automated Tool for generation Convolvers in FPGAAs (AuToCon).

Słowa kluczowe

PL

procesory specjalizowane; architektury elementów obliczeniowych; arytmetyka rozproszona; programowalne układy logiczne

EN

specialised processors; computing elements architecture; distributed arithmetic; programmable logic device

• Wydawca: Wydawnictwo Naukowe PWN SA
• Czasopismo: Kwartalnik Elektroniki i Telekomunikacji
• Rocznik: 2003
• Tom: Vol. 49, z. 3
• Strony: 295--315
• Opis fizyczny: Bibliogr. 15 poz.

Twórcy

autor

Jamro E.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza, 30-059 Kraków, al. Mickiewicza 30, Poland

autor

Wiatr K.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza, 30-059 Kraków, al. Mickiewicza 30, Poland

Bibliografia

• 1. K. Wiatr, E. Jamro: Implementation of Multipliers in FPCA Structures. Proc. of the IEEE Int. Symposium on Quality Electronic Design, San Jose, California, 26-28 March 2001, pp. 415-420.
• 2. A. R. Omondi: Computer Arithmetic Systems. Algorithms Architecture and Implementations. Prentice Hall, 1994
• 3. K. Wiatr, E. Jamro: Constant Coefficient Multiplication in FPCA Structures. Proc. of the IEEE Int. Conf. Euromicro, Maastricht, Netherlands, Sep. 5-7, 2000, Vol. I, pp. 252-259.
• 4. C. S. Burrus: Digital filter structure described by arithmetic. IEEE Transaction on Circuits and Systems, 1977, pp. 674-680.
• 5. T. T. Do, C. Reuter, P. Pirsch: Altemative approaches implementing high-performance FIR filters on lookup table-based FPGAs: A comparison. SPIE Conference on Configurable Computing and Applications, Boston, Massachusetts, 2-3 Nov. 1998, pp. 248-254.
• 6. H. Garner: Number Systems and Arithmetic. Advances in Computing, vol. 6, 1965, pp. 131-194.
• 7. P. Pirsch: Architectures for Digital Signal Processing. Chichester UK, Wiley, 1998.
• 8. R. I. Hartley: Subexpression Sharing in Filters Using Canonie Signed Digit Multipliers. IEEE Transactions on Circuits and Systems II-Analog and Digital Signal Processing, vol. 43, no. 1O, Oct. 1996.
• 9. Xilinx Co.: The Programmable Logic Data Book, 1999.
• 10. Xilinx Co.: Core Generator, Foundation 2.li Software Packet, 1999.
• 11. E. Jamro, K. Wiatr: Genetic Programming in FPCA Implememation of Addition as a Part of the Convolution. Proc. of the IEEE Iat. Conf. Digital System Design, Warszawa, Poland, 4-6 Sep. 2001, pp. 466-473.
• 12. E. Jamro, K. Wiatr: Implementation of convolution operation on general purpose processors. Proceedings of the Euromicro Conf. Warszawa, Poland, 4-6 Sep. 2001, pp. 410-417.
• 13. W. S. Lu: Two-Dimensional Digital Filters. Marcel Dekker, New York, 1992.
• 14. E. Jamro: Parameterised automated generation of convolvers implemented in FPCAs. Ph.D. Thesis, AGH Technical University, Kraków, Poland, June 2001.
• 15. K. Wiatr, E. Jamro: Implementation of image data convolutions operations in FPCA reconfigurable structures for real-time vision systems. International IEEE Conference on Information Technology: Coding and Computing, Nevada 2000, pp. 152-157.