Architektury sprzętowych rdzeni dedykowanych do algorytmu pasowania bloków : nowe wyniki

• Autorzy: Mroczek K. , Modelski J.

Warianty tytułu

EN

Hardware architectures for block matching algorithm : new results

• Konferencja: Techniki Przetwarzania Obrazu - TPO 2002 ; (4 ; 21-23.11.2002 ; Serock, Polska)
• Języki publikacji: PL

Abstrakty

PL

W artykule opisano nowa architekturę sprzętowego akceleratora dedykowanego do algorytmu pasowania bloków w wersji pełnego przeglądu (ang. full-search block- matching). Architektura charakteryzuje się dużą przepustowością obliczeniową, niskimi wymaganiami pamięciowymi, skalowalnością oraz możliwością pracy z blokami i oknami przeszukiwania o zmiennych rozmiarach. Efektywnośc obliczeń wynosi 100% i jest zachowana również wtedy, gdy kolejne okna przeszukiwania nie mają obszaru wspólnego. Architektura może być wykorzystana do realizacji podsystemów estymacji ruchu w koderach sekwencji obrazów oraz w aplikacjach pasowania wzorców.

EN

In this paper, a new dedicated hardware architecture for full-search block-matching (FSBM) processor core is presented. Based on 2D SAD array, the architecture is easily scalable to handle different number of PE's different search ranges and block sizes with 100% efficiency and simple control, simple data flow and low memory reguirements. Additionally, the architecture spends no idle time, when two consecutively processed search areas have no common region. Compared to previously proposed FSBM architectures, this architecture is favourable in term of both flexibility and throughput.

Słowa kluczowe

PL

architektura równoległa; algorytm; przetwarzanie obrazów

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronizacja : podzespoły i zastosowania elektroniki
• Rocznik: 2003
• Tom: Vol. 23, nr 3
• Strony: 3--7
• Opis fizyczny: Bibliogr. 23 poz.

Twórcy

autor

Mroczek K.

• Politechnika Warszawska, Instytut Radioelektroniki

autor

Modelski J.

• Politechnika Warszawska, Instytut Radioelektroniki

Bibliografia

• 1. Komarek T, Pirsch P.: Array architectures for block matching algorithms. IEEE Transactions on Circuits and Systems, October 1989, s. 1301-1308.
• 2. De Vos L., Stegherr M.: Paramaterizable VLSI architectures for the full-search block-matching algorithm. IEEE Transactions on Circuits and Systems, October 1989, s. 1309-1316.
• 3. Cheng S. C., Hang H. M.: A comparison of block-matching algorithms mapped to systolic-array implementation. IEEE Transactions on Circuits and Systems for Video Technology, October 1997, s. 741-757.
• 4. Hsieh C. H., Lin T. P.: VLSI architecture for block-matching motion estimation algorithm. IEEE Transactions on Circuits and Systems for Video Technology, June 1992, s. 169-175.
• 5. Lee C. Y., Lu M. C.: An efficient VLSI architecture for full-search block matching algorithms. Journal of VLSI Signal Processing 15, 1997, s. 275-282.
• 6. Yeh Y.H., Lee C. Y.: Cost-effective VLSI architectures and buffer size optimization for full-search block matching algorithms. IEEE Transactions on VLSI Systems, September 1999, s. 345-358.
• 7. Jehng Y. S., Chen L. G., Chiueh T-D.: An efficient and simple architecture for motion estimation algorithms. IEEE Transactions on Signal Processing, February 1993, s. 889-900.
• 8. Chen Y. K., Kung S. Y.: A systolic design methodology with application to full-search block-matching architectures. Journal of VLSI Signal Processing 19, 1998, s. 51-77.
• 9. Kuhn P.: Algorithms, complexity analysis and VLSI architectures for MPEG-4 motion estimation. Kluwert Academic Publ., 1999.
• 10. Yang K. M., Sun M. T., Wu L.: A family of VLSI design for the motion compensation block-matching algorithm. IEEE Transactions on Circuits and Systems, October 1989, s. 1317-1325.
• 11. Wang C. L., Chen K. M., Hsiung J. M.: A high-throughput, flexible VLSI architecture for motion estimation. Proceedings ICASSP '95, Detroit, May 8-12, 1995, s. 3295-3298.
• 12. Yeo H., Hu Y. H.: A novel modular systolic array architecture for full-search block matching motion estimation. IEEE Transactions on Circuits and Systems for Video Technology, October 1995, s. 407--416.
• 13. Lai Y. K., Lai Y. L., Wu P. C., Chen L. G.: VLSI implementation of the motion estimator with two-dimensional data-reuse. IEEE Transactions on Consumer Electronics, August 1998, s. 623-629.
• 14. Sanz C., Garrido M. J., Meneses J. M.: VLSI architecture for motion estimation using the block-matching algorithm. In Proceedings ED&TC'96, 1996, s. 310-314.
• 15. Kittitornkun S., Hu Y. H.: Frame-level pipelined motion estimation array processor. IEEE Transactions on Circuits and Systems for Video Technology, vol. 7, February 2001, s. 248-251.
• 16. Bugeja A., Yang W.: A reconfigurable VLSI coprocessing system for the block matching algorithm. IEEE Transactions on VLSI Systems, September 1997, s. 329-337.
• 17. Shen J. F., Wang T. C., Chen L. G.: A novel low-power full-search block-matching motion-estimation design for H.263 +. IEEE Transactions on Circuits and Systems for Video Technology, vol. 11, July 2001, s. 890-897.
• 18. Hsia S. C.: VLSI implementation for low-complexity full-search motion estimation. IEEE Transactions on Circuits and Systems for Video Technology, vol. 12, July 2002, s. 613-619.
• 19. Lee S., Kim J. M., Chae S. I.: New motion estimation algorithm using adaptively quantized low bit-resolution image and its VLSI architecture for MPEG2 video encoding. IEEE Transactions on Circuits and Systems for Video Technology, October 1998, s. 734-744.
• 20. Mroczek K.: Realizacje sprzętowe algorytmów estymacji ruchu oraz kodowania tekstury obrazu metodami transformacji ortogonalnych. Praca doktorska, Politechnika Warszawska, Wydział EiTI, Warszawa 2002.
• 21. Modelski J., Mroczek K.: Realizacje sprzętowe algorytmów estymacji ruchu oraz kodowania tekstury obrazu metodami transformacji ortogonalnych. Grant KBN nr 1427/Tll/2001/20, 2000-2001.
• 22. Mroczek K.: Sprzętowe realizacje algorytmów estymacji ruchu. Materiały VII Sympozjum Nowości w Technice Audio, 6-7.10 2000, ,,Multimedia-Technika Audio i Wideo", s. 229-242.
• 23. Nitta K. i in.: Motion estimation/motion compensation hardware architecture for scene-adaptive algorithm on a single-chip MPEG2 MP@L video encoder, SPIE vol. 3653, 1999, s. 874-882.