FPGA implementation of parallel image processing system

• Autorzy: Brylski R. , Strzelecki M.

Warianty tytułu

PL

Równoległy system przetwarzania obrazów zrealizowany w technologii FPGA

• Języki publikacji: EN

Abstrakty

EN

In this paper a hardware implementation of parallel digital image processor designed and implemented in FPGA technology is presented. The circuit core contains 16x16 array for image processing and analysis. Processor architecture and principles of operation are presented. Synthesis and implementation details are also described and discussed. The proposed processor was tested on binary images labeling, sample analysis results along with discussion are also included.

PL

W artykule przedstawiono sprzętową realizację w technologii FPGA cyfrowego, równoległego procesora obrazu. Rdzeń układu stanowi matryca składająca się z 16x16 jednostek przetwarzania. Omówiono architekturę oraz zasady działania procesora jak również wyniki jego syntezy oraz implementacji. Proponowany procesor został przetestowany dla etykietowania obrazów binarnych, uzyskane wyniki poddano dyskusji.

Słowa kluczowe

EN

image segmentation; parallel image processor; FPGA

PL

segmentacja obrazu; równoległy procesor obrazu; FPGA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2012
• Tom: Vol. 53, nr 5
• Strony: 34--36
• Opis fizyczny: Bibliogr. 9 poz., il., wykr.

Twórcy

autor

Brylski R.

autor

Strzelecki M.

• Technical University of Lodz, Institute of Electronics

Bibliografia

• [1] Cesmeli E., Wang D.: Texture Segmentation Using Gaussian-Markov Random Fields and Neural Oscillator Networks. IEEE Transactions on Neural Networks, 12, 2, 2001, pp. 394-404.
• [2] Wang D., Ternan D.: Image segmentation based on oscillatory correlation. Neural Computation, 9, 1997, pp. 805-836.
• [3] Brylski P., Strzelecki M.: Network of Synchronized Oscillators - Digital Approach. SPA 2008, Poznan, Poland, pp. 161-164.
• [4] Brylski P., Strzelecki M.: Architecture of image analysis system for implementing parallel digital image processor. Elektronika nr 3/2010, pp. 90-93.
• [5] Brylski P., Strzelecki M.: Implementation of the parallel digital processor for image analysis using FPGA technology. Elektronika nr 5/2011, pp. 68-71.
• [6] Skahill K.: VHDL for Programmable Logic, Addison- Wesley 1996.
• [7] Pedroni Volnei A.: Circuit Design with VHDL. MIT Press 2004.
• [8] http://www.xilinx.com/support/documentation/spartan-3e.htrn ; last visited in June 2011.
• [9] http://www.atmel.com/dvn/products/product_card.asp?part_id=2018&categorv_id=163&family_id=607&subfamily_id=760 ; last visited in April 2011.