Sprzętowa realizacja algorytmu redukcji wstecznej w układach FPGA Xilinx Virtex4

• Autorzy: Maslennikow O. , Ratuszniak P. , Maslennikowa N.

Warianty tytułu

EN

Hardware realization of back propagation algorithm in Xilinx Virtex4 FPGA devices

• Konferencja: Krajowa Konferencja Elektroniki. 8 ; 7-10.06.2010 ; Darłówko-Wschodnie, Polska
• Języki publikacji: PL

Abstrakty

PL

W pracy przedstawiono projekt potokowej jednostki przetwarzającej przeznaczonej do realizacji algorytmu redukcji wstecznej i dostosowanej do implementacji w nowoczesnych układach FPGA. W celu efektywnego wykorzystania zasobów układu FPGA (m.in. wbudowanych bloków DSP), jednostka wykonuje obliczenia w arytmetyce ułamkowej. Model jednostki został zaprojektowany w języku opisu sprzętu VHDL i następnie zaimplementowany w układzie FPGA Virtex4 firmy Xilinx. W referacie przedstawiono kilka wariantów zaprojektowanej jednostki, które różnią się maksymalną częstotliwością pracy i czasem realizacji całego algorytmu. Parametry zaprojektowanej jednostki porównano z parametrami odpowiednich stało- i zmiennoprzecinkowych bloków operacyjnych otrzymanych z generatorów IP Gore firmy Xilinx zapewniających podobną dokładność obliczeń.

EN

In this paper, the pipelined processor unit destined to realization of back substitution algorithm in modern FPGA devices is presented. Proposed processor unit uses the rational fraction data format and arithmetic instead classical fixed-point or float-point ones for effective utilization of FPGA resources (for example, utilization built-in DSP blocks). The processor unit model has been designed in VHDL language and implemented into Xilinx Virtex 4 device. Authors present several versions of designed processor unit which difference both: maximum clock frequency and FPGA device volume. The main parameters of the proposed processing unit have been compared to corresponding ones for fixed-point and float-point units which were obtained by means Xilinx IP-Core generator and are characterized by similar computing precision.

Słowa kluczowe

PL

arytmetyka ułamkowa; akceleratory sprzętowe; algebra liniowa; redukcja wsteczna; synteza układów cyfrowych; układy reprogramowalne FPGA; język opisu sprzętu VHDL

EN

rational fraction arithmetic; hardware accelerators; linear algebra; back substitution algorithm; digital circuits design; FPGA devices; VHDL

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2009
• Tom: Vol. 50, nr 10
• Strony: 102--106
• Opis fizyczny: Bibliogr. 13 poz., rys., tab.

Twórcy

autor

Maslennikow O.

autor

Ratuszniak P.

autor

Maslennikowa N.

• Politechnika Koszalińska, Wydział Elektroniki i Informatyki

Bibliografia

• [1] Virtex 4 Family overview, Xilinx 2007 r.
• [2] Battson N.: Designing with the Virtex 4 XtremeDSP Slice. Xcell Journal, Xilinx, Issue 52, 2005, pp. 28-31.
• [3] Maslennikow O.: Podstawy teorii zautomatyzowanego projektowania reprogramowalnych równoleglych jednostek przetwarzających dla jednoukładowych systemów czasu rzeczywistego. Wyd. Uczelniane Politechniki Koszalińskiej, Koszalin, 2004, s. 273.
• [4] Dou Y., Vassiliadis S., Kuzmanov G. K., Gaydadjiev G. N.: 64-bit Floating point FPGA Matrix Multiplication. ACM/SIGDA 13-th Int. Symp. on Field Programmable Gate Arrays. Feb., 2005, FPGA-2005, (2005], 86-95.
• [5] Scrofano R., Zhuo L., Pasana V.: Area-Efficient Aritmetic Expression Evaluation Rusing Deeply Pineplined Floating-Point Cores. IEEE Trans. on VLSI Systems, vol. 16, no 2, 2008.
• [6] Beauchamp M., Hauck S., Underwood K., Hemmert K.: Architectural Modifications to Enhance the Floating-Point Performance on FPGAs. IEEE Trans. on VLSI Systems, vol. 16, no 2, 2008.
• [7] Horn B. K. P.: Rational Arithmetic for Minicomputers. Software -Practice and Experience, vol. 8, 1978, pp. 171-176.
• [8] Maslennikow O., Maslennikow N., Pawłowski P., Khadzhynov W., Sergiyenko A.: Realizacja w układach FPGA jednostek operacyjnych działających w arytmetyce ułamkowej. Materiały VI Krajowa Konferencja Elektroniki, Darłówko Wschodnie, 2007.
• [9] Maslennikow O., Lepekha V., Sergiyenko A. Cholesky LLT-Algorithm Implementation in FPGA-based processor. Lecture Notes in Computer Science, Springer, 2008, vol. 4967, pp. 137-147.
• [10] Maslennikow O., Ratuszniak P., Sergiyenko A.: Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej. Pomiary, Automatyka, Kontrola, nr 8, 2008, ss. 514-516.
• [11] Maslennikow O., Lepekha V., Sergyienko A.: FPGA Implementation of the Conjugate Gradient Method. Lecture Notes in Computer Science, Springer, 2006, vol. 3911, pp. 526-533.
• [12] Quinton P., Robert. Y.: Systolic algorithms and architectures. Prentice Hall, 1991.
• [13] XST User Guide 10.01, Xilinx.