Metody zabezpieczania układów CMOS o wysokiej skali integracji przed wyładowaniami elektrostatycznymi ESD

Półtorak, B.; Domański, K.; Szatkowski, J.; Bała, W.

Artykuł - szczegóły

Tytuł artykułu

Metody zabezpieczania układów CMOS o wysokiej skali integracji przed wyładowaniami elektrostatycznymi ESD

Autorzy

Półtorak B. , Domański K. , Szatkowski J. , Bała W.

Identyfikatory

Warianty tytułu

ESD protection solution for VLSI IC

Języki publikacji

Abstrakty

Przedstawiono budowę, działanie, sposób charakteryzacji i rozwiązania konstrukcyjne układów zabezpieczających przed wyładowaniami elektrostatycznymi (ESD) układów scalonych wykonywanych w technologii CMOS.

The aim of the paper is to provide the structure, functioning and ways of measuring the Electrostatic Discharges (ESD) elements in integrated circuits (IC) manufactured in the modern sub-µ CMOS technology.

Słowa kluczowe

ESD tyrystor wyładowanie elektrostatyczne CMOS układy scalone ggNMOS TLP HBM MM CDM

ESD thyrystor electrostatic discharge CMOS integrated circuits ggNMOS TLP HBM MM CDM

Wydawca

Wydawnictwo SIGMA-NOT

Czasopismo

Elektronika : konstrukcje, technologie, zastosowania

Rocznik

2007

Tom

Vol. 48, nr 6

Strony

46--49

Opis fizyczny

Bibliogr. 14 poz., rys., wykr.

Twórcy

autor

Półtorak B.

autor

Domański K.

autor

Szatkowski J.

autor

Bała W.

Qimonda Ag, Monachium, Niemcy; Uniwersytet M. Kopernika, Instytut Fizyki, Toruń

Bibliografia

[1] Voldman S.H.: Piorunochrony dla nanoukładów. Świat Nauki, 2002 nr 12, ss. 70-76.
[2] Wang A.Z., Feng H.G., Gong K., Zhan R.Y., Stine J.: On-chip ESD protection design for integrated circuits: an overview for I? designers. Microelectronics Journal 32, 2001, pp. 733-747.
[3] Keppens B., Mergens M.P.J., Trinh C.S., Russ Ch.C., Camp B.V., Verhaege K.G.: ESD protection solutions for high voltage technologies. Microelectronics Reliability 46, 2006, pp. 677-688.
[4] Jin-Young Choi: AC Modeling of the ggNMOS ESD Protection Device. ETRI Journal 27 (2005), 5, pp. 628-634.
[5] Maloney T., Khurana N.: Transmission Line Pulsing Techniques for Circuit Modeling of ESD Phenomena. EOS/ESD Symposium 7, (Minneapolis, MN: ESD Association: 1985).
[6] Sze S.M.: Physics of semiconductor devices, (second edition) 1981.
[7] Barth Electronics, TLP Application Notes (Boulder City, NV: B.E. Inc. [cited 2 March 2001]). Calibrating TLP Systems.
[8] Olney A., Gifford B., Guravage J., Righter A.: Real-world printed circuit board ESD failures. Microelectronics Reliability 45, 2005, pp. 287-295.
[9] Azais F., Caillard B., Dournelle S., Salom P., Nouet P.: A new multi-finger SCR-based structure for efficient on-chip ESD protection. Microelectronics Reliability 45, 2005, pp. 233-243.
[10] Wolf H., Gieser H., Stadler W., Wilkening W.: Capacitively coupled transmission line pulsing cc-TLP-a traceable and reproducible stress method in the CDM-domain. Microelectronics Reliability 45, 2005, pp. 279-285.
[11] Verhaege K.G., Mergens M., Russ Ch., Armer J., Jozwiak Ph.: Novel design of driver and ESD transistors with significantly reduced silicon area. Microelectronics Reliability, vol. 42, Issue 1, January 2002, pp. 3-13.
[12] Hunter B.L, Butka B.K., Brian: Damped transient power clamps for improved ESD protection of CMOS. Microelectronics Reliability Vol. 46, Issue: 1, January, 2006, pp. 77-85.
[13] Gossner H., Esmark K., Stadler W.: Advanced Simulation Methods for ESD Protection Development Oxford OX5 1GB, UK 2003, Elsevier Ltd.
[14] Mergens M., Armer J., Jozwiak P., Keppens B., De Ranter F., Verhaege K., Kumar R.: Active-Source-Pump (ASP) Techique for EDS Design Window Expansion and Ultra- Thin Gate Oxide Protection in Sub-90 nm Technologies. IEEE Custom Integrated Circuits Conference in Orlando, Fl (October 3-6,2004).

Typ dokumentu

Bibliografia

Identyfikator YADDA

bwmeta1.element.baztech-article-BWA1-0019-0013