P-warstwowa synteza logiczna dedykowana dla struktur typu PAL

• Autorzy: Kania D.

Warianty tytułu

EN

A P-stage logic synthesis for pal-based devices

• Języki publikacji: PL

Abstrakty

PL

Artykuł przedstawia p-warstwową metodę syntezy dedykowaną dla struktur typu PAL z trójstanowymi buforami wyjściowymi. Metoda ta prowadzi do realizacji układów cyfrowych w postaci struktur p-warstwowych. Opracowany algorytm, zaimplementowany w systemie PALDec został wykorzystany do podziału układów testowych. Uzyskane wyniki pokazują wyższość zaprezentowanej metody w porównaniu z metodą klasyczną.

EN

The PAL-based logic block constitutes the kernel of many Programmable Logic Devices. A typical CPLD architecture often includes logic block, which are similar to a simple two-level PAL. Each PAL- based logic block contains a programmable AND-array that feeds its macrocells. These structures have exactly defined number of terms connected to the individual output. This feature of a PAL-based block affects significantly the synthesis process of digital circuits based on such devices. The problem of partition of the whole devices under design into suitable parts, which can be implemented as single PAL-based logic blocks, containing the limited number of terms, is one of basic problems of the synthesis. The logic blocks included into CPLD structures contain usually additional logic resources that facilitate the partitioning process. A typical CPLDs usually contain three-state output buffers. A new method of p-stage logic synthesis on PAL-based devices with three-state output buffers is presented. This method leads to the implementation of digital circuits in the form of p-stage structures. Developed algorithms, implemented within the PALDec system, have been used for partitioning the benchmark circuits. The obtained results demonstrate the superiority of the presented synthesis methods compared to the classical approach.

Słowa kluczowe

PL

synteza logiczna; podział; minimalizacja; PLD

EN

PLD; logic synthesis; partitioning; minimization

• Wydawca: Wydawnictwo Naukowe PWN SA
• Czasopismo: Kwartalnik Elektroniki i Telekomunikacji
• Rocznik: 2004
• Tom: Vol. 50, z. 1
• Strony: 65--86
• Opis fizyczny: Bibliogr. 22 poz., rys., tab.

Twórcy

autor

Kania D.

• Politechnika Śląska, Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwicw,

Bibliografia

• 1. P. Abouzeid, B. Babba, M. Crastes, G. Saucier: Input-Driven Partitioning Methods and Application to Synthesis on Table-Lookup-based FPGJs. IEEE Trans on CAD, 12, No. 7, 1993, pp. 913-925.
• 2. AMD, Altera, Atmel, Lattice, Xilinx Data Book.
• 3. B. Babba, M. Crastes, G. Saucier: Input driven synthesis on PLDs and PGJs. The European Conference on Design Automation, ECDA'92, March 1992, Brussels, Belgium, pp. 48-52.
• 4. M. Bolton: Digital Systems Design with Programmable Logic. Addison-Wesley Publishing Company, 1990, p. 133-140.
• 5. R. K. Brayton, G. D. Hachtel, A. L. Sangiovanni-Vinceentelli: Multilevel logic synthesis. Proceedings of the IEEE, 78(2), February 1990, pp. 264-300.
• 6. S. D. Brown, R. J. Francis, J. Rose, Z. G. Vranesic: Field Programable Gate Arrays. Boston, Kluwer Academic Publishers, 1993, pp. 45-86.
• 7. M. J. Ciesielski, S. Yang, PLADE: A two-stage PLA decomposition. IEEE Transactions on Computer-Aided Design, 11(8), August 1992, pp. 943-954.
• 8. L. Jóźwik: General decomposition and its use in digital circuit synthesis. VLSI Design, 3 (3-4), 1995, pp. 225-248.
• 9. D. Kania: Two-level logic synthesis on PALs. Electronics Letters, 1999, Vol. 35, No. 11, pp. 879-880.
• 10. D. Kania: Decomposition-based synthesis and its application in PAL-oriented technology mapping. Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 138-145.
• 11. D. Kania: Synteza logiczna dla układów CPLD typu PAL wykorzystująca dekompozycję. Kwartalnik Elektroniki i Telekomunikacji , 1999,45, z. 3-4, ss. 445-454.
• 12. D. Kania, Synteza logiczna wielopoziomowych układów w strukturach typu PAL z trójstanowymi buforami wyjściowymi. Kwartalnik Elektroniki i Telekomunikacji, 2000, 46, z. I, ss. 81-90.
• 13. D. Kania: Synteza logiczna dla struktur typu PAL wykorzystująca bufory wyjściowe. Kwartalnik Elektroniki i Telekomunikacji, 2002, 48, z. I, ss. 53-66.
• 14. D. Kania: Realizacja układów kombinacyjnych w strukturach MACH. Kwartalnik Elektroniki i Telekomunikacji, 2001, 47, z. 1, ss. 65-74.
• 15. R. Murgai, Y. Nishizaki, N. Shenay, R. K. Brayton, A. Sangiovanni-Vincentelli: Logic Synthesis for Programmable Gate Array. Proc. 27th DAC, June 1990, pp. 620-625.
• 16. T. Łuba: Multi-level logic synthesis based on decomposition. Microprocessors and Microsystems, Vol. 18, No. 8, Octomber 1994, pp. 429-437.
• 17. G. de Micheli: Synthesis and optimization of digital circuits. McGraw-Hill, 1994.
• 18. P. Michel, U. Lauther, P. Duzy: The Synthesis Approach to Digital System Design. Boston, Kulwer Academic Publishers, 1993.
• 19. G. Saucier, P. Sicard, L. Bouchet: Multi-level synthesis on PAL's. Proc. European Design Automation Conference, Glasgow, March 1990, pp. 542-546.
• 20. T. Sasao: FPCA Design by Generalized Functional Decomposition in Logic Synthesis and Optimization. Boston, Kluwer Academic Publishers, 1993.
• 21. K. Sharma: Programmable Logic Handbook, PLDs, CPLDs,& FPGAs. McGraw-Hill, 1998.
• 22. www.cbl.ncsu/edu Collaborative Benchmarking Laboratory, Department of Computer Science at North Carolina State University