Translacja pętli for języka VHDL do postaci równań boolowskich

• Autorzy: Bielecki W. , Radziewicz M.

Warianty tytułu

EN

Translation of VHDL for loop statement into Boolean equation form

• Języki publikacji: PL

Abstrakty

PL

Zaprezentowano metodę translacji pętli for języka VHDL do postaci równań boolowskich. Omówiono problemy, jakie można natrafić w tym procesie, a następnie zaprezentowano uniwersalny algorytm. Algorytmy te są przeznaczone do tworzenia oprogramowania wspomagającego projektowanie układów scalonych. Dokonano weryfikacji rozwiązań przy użyciu wybranych przykładów testowych.

EN

The paper presents a method of translation of VHDL for loop statement into a Boolean equation form. In the beginning all the problems which my occur during a translation process are explained and then a universal algorithm is presented. In the end results obtained from testing procedure are included.

Słowa kluczowe

PL

VHDL; FPGA; synteza logiczna

EN

VHDL; FPGA; logic synthesis

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2007
• Tom: Vol. 48, nr 7
• Strony: 5--7
• Opis fizyczny: Bibliogr. 20 poz., tab., wykr.

Twórcy

autor

Bielecki W.

autor

Radziewicz M.

• Politechnika Szczecińska, Wydział Informatyki

Bibliografia

• [1] Maxfield C.: Design Warrior's Guide to FPGAs. Elsevier, 2004.
• [2] IEEE Standards Board - IEEE Std 1076-1987, IEEE Standard VHDL Language Reference Manual, IEEE Standards Board, 1991.
• [3] Greiner A., Pecheux F.: Alliance: A complete set of cad tools for teaching VLSI design. 1992.
• [4] Équipe Achitecture des Systémes et Micro-Électronique - Alliance: A Complete CAD System for VLSI Design, Laboratoire MASI/CAO-VLSI, Institut de Programmation Université Pierre et Marie Curie (PARIS VI), 2004.
• [5] Équipe Achitecture des Systémes et Micro-Électronique - Alliance documentation for version 3.2, Laboratoire MASI/CAO-VLSI, Institut de Programmation Université Pierre et Marie Curie (PARIS VI), 1992, http://www-asim.lip6.fr/recherche/alliance/old-doc/
• [6] Équipe Achitecture des Systémes et Micro-Électronique - Alliance documentation for version 5.0, Laboratoire MASI/CAO-VLSI, Institut de Programmation Université Pierre et Marie Curie (PARIS VI), http://www-asim.lip6.fr/recherche/alliance/doc/. 2004.
• [7] Eles P. i in.: Compiling VHDL into a high-level synthesis design representation. EURO-DAC '92: Proceedings of the conference on European design automation, Los Alamitos, CA, USA, 1992, ss. 604-609.
• [8] Eles P. i in.: Synthesis of VHDL concurrent processes. EURO-DAC '94: Proceedings of the conference on European design automation, Los Alamitos, CA, USA, 1994, ss. 540-545.
• [9] Eles P., Kuchcinski K., Peng Z.: Synthesis of systems specified as interacting VHDL processes. Integr. VLSI J, 1996, ss. 113-138.
• [10] Peng Z.: Synthesis of VLSI systems with the CAMAD design aid. DAC '86: Proceedings of the 23rd ACM/IEEE conference on Design Automation, Piscataway, NJ, USA, 1986, ss. 278-284.
• [11] Mekenkamp G. E.: A New Approach to VHDL-Based Synthesis. PhD thesis, University of Twente, January 1998.
• [12] Molenkamp G. E. i in.: A syntax based VHDL to CDFG translation model for high-level synthesis. VIUF Proceedings Spring 1996, ss. 89-97.
• [13] Molenkamp E. i in. s: Sil: an intermediate for syntax based VHDL synthesis, VIUF Proceedings, April 1995, ss. 5.1-5.9.
• [14] Altera Corporation - MAX+PLUS II Getting Started Manual, Altera Corporation, 8.1 edition, 1997, ss. 114-116.
• [15] Altera Corporation - Quartus II Version 5.0 Handbook, Altera Corporation, www.altera.com, 2005.
• [16] Bielecki W.: Kompilator języka VHDL do projektowania układów logicznych. Pracownia Poligraficzna, Politechniki Szczecińskiej, Wydziału Informatyki, 2002, ss. 1-12.
• [17] Liersz M. K.: Algorytm generowania równań boolowskich dla instrukcji przypisania zawierającej odwołania do tablic w języku VHDL. Kompilator języka VHDL do projektowania układów logicznych. Politechnika Szczecińska, Wydział Informatyki, 2002, ss. 67-74.
• [18] Mościcki M.: Generowanie równań boolowskich dla funkcji i procedur języka VHDL. Kompilator języka VHDL do projektowania układów logicznych. Politechnika Szczecińska, Wydział Informatyki, 2002 ss. 123-132.
• [19] Bhasker J.: A VHDL Synthesis Primer - Second Edition. Star Galaxy Publishing, 1998.
• [20] Radziewicz M.: Przekład instrukcji if oraz case języka VHDL do postaci równań boolowskich. Kompilator języka VHDL do projektowania układów logicznych. Politechnika Szczecińska, Wydział Informatyki, 2002, ss. 95-108.