Wyładowania elektrostatyczne w układach scalonych: modele ESD i powodowane zniszczenia

• Autorzy: Półtorak B. , Domański K. , Szatkowski J. , Bała W.

Warianty tytułu

EN

Electrostatic discharge in integrated circuits: models and damages

• Języki publikacji: PL

Abstrakty

PL

Przedstawiono zagrożenia spowodowane wyładowaniami elektrostatycznymi (Electrostatic Discharge ESD) w nowoczesnych układach scalonych wykonywanych w technologii CMOS oraz metodologię ich charakteryzowania i kwalifikację. Podano przykłady konkretnych rozwiązań konstrukcyjnych.

EN

The aim of the paper is to provide ESD models and to describe the dangers of Electrostatic Discharges (ESD) in integrated circuits (IC) manufactured in the modern sub-µ CMOS technology.

Słowa kluczowe

PL

ESD; tyrystor; wyładowanie elektrostatyczne; CMOS; układy scalone; ggNMOS; TLP; HBM; MM; CDM

EN

ESD; thyrystor; electrostatic discharge; CMOS; integrated circuits; ggNMOS; TLP; HBM; MM; CDM

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2007
• Tom: Vol. 48, nr 3
• Strony: 47--49
• Opis fizyczny: Bibliogr. 9 poz., il., wykr.

Twórcy

autor

Półtorak B.

autor

Domański K.

autor

Szatkowski J.

autor

Bała W.

• Uniwersytet Mikołaja Kopernika, Instytut Fizyki, Toruń

Bibliografia

• [1] Voldman S. H.: Piorunochrony dla nanoukładów. Świat Nauki 2002, 12, 70-76.
• [2] Wang A. Z., Feng H. G., Gong K., Zhan R. Y., Stine J.: On-chip ESD protection design for integrated circuits: an overview for IC designers. Microelectronics Journal 32 (2001 ), 733-747.
• [3] Keppens B., Mergens M. P. J., Trinh C. S., Russ Ch. C., Camp B. V., Verhaege K. G.: ESD protection solutions for high voltage technologies. Microelectronics Reliability 46 (2006) 677-688.
• [4] Olney A., Gifford B., Guravage J., Righter A.: Real-world printed circuit board ESD failures. Microelectronics Reliability 45 (2005) 287-295.
• [5] Benda V.: A note on trap recombination in high voltage device structures. Microelectronics Reliability 45 (2005) 397-401.
• [6] Wolf H., Gieser H., Stadler W., Wilkening W.: Capacitively coupled transmission line pulsing cc-TLP - a traceable and reproducible stress method in the CDM-domain. Microelectronics Reliability 45 (2005) 279-285.
• [7] Streibl M., Zeangl F., Esmark K., Schwencker R., Stadler W., Gossner H., Dreuen S., Schmitt-Landsiedel D.: High abstraction level permutational ESD concept analysis. Microelectronics Reliability 45 (2005) 313-321.
• [8] Pica S., Scarpetta G., Spirito P.: Electro-thermal simulation and experimental detection of the hot spot onset in power bipolar transistors. Microelectronics Journal (Incorporating Journal of Semicustom ICs) Volume: 28, Issue: 3, March, 1997, pp. 263-275.
• [9] Essely F., Darracq F., Pouget V., Remmach M., Beaudoin F., Guitard N., Bafleur M., Purde P., Touboul A., Lewis D.: Application of various optical techniques for ESD defect localization. Microelectronics Reliability 46 (2006) 1563-1568.