Dekompozycja wierszowa w syntezie logicznej przeznaczonej dla struktur matrycowych

• Autorzy: Kania D.

Warianty tytułu

EN

Row decomposition in logic synthesis for CPLDS

• Języki publikacji: PL

Abstrakty

PL

Jądrem większości układów matrycowych (ang. CPLD — Complex Programmable Logic Devices) jest blok logiczny typu PAL. Celem artykułu jest przedstawienie nowej metody dekompozycji dedykowanej dla struktur matrycowych typu PAL. Zaproponowana metoda jest alternatywą dla metody klasycznej opartej na dwupoziomowej minimalizacji. Istota metody polega na sekwencyjnym wyszukiwaniu odpowiedniej dekompozycji wierszowej. Poszczególne kroki procesu syntezy zostały dostosowane do zasobów logicznych struktur matrycowych typu PAL. Dostosowanie dekompozycji do zasobów logicznych scharakteryzowanych przez blok logiczny typu PAL doprowadziło do znaczącej poprawy efektywności syntezy w porównaniu z metodą klasyczną. Wyniki eksperymentów pokazują, że proponowana metoda syntezy prowadzi do znaczącej redukcji powierzchni wykorzystywanego układu w porównaniu z metodą klasyczną, szczególnie dla struktur matrycowych składających się z bloków logicznych typu PAL zawierających 4 lub 8 iloczynów.

EN

A PAL-based logic block is the core of the most CPLDs. The aim of the paper is to present a new method of decomposition dedicated for PAL-based CPLDs. The proposed approach is an alternative to the classical method based on two-level minimization. The idea of the method consists in sequential search for appropriate row decomposition. Individual steps of the synthesis process are adapted to logical resources of PAL-based CPLDs. Adjusting decomposition to logical resources characteristic for a PAL-based logic block allows for significant improvement of synthesis effectiveness in relation to the classical approach. Results of experiments show that the proposed logic synthesis method leads to significant reduction of chip area in relation to the classical method, especially for CPLD structures consisting of PAL-based logic blocks with 4 or 8 product terms.

Słowa kluczowe

PL

synteza logiczna; dekompozycja; podział; układy matrycowe typu PAL

EN

logic synthesis; decomposition; partitioning; PAL-based CPLD

• Wydawca: Wydawnictwo Naukowe PWN SA
• Czasopismo: Kwartalnik Elektroniki i Telekomunikacji
• Rocznik: 2006
• Tom: Vol. 52, z. 4
• Strony: 521--543
• Opis fizyczny: Bibliogr. 10 poz., wykr.

Twórcy

autor

Kania D.

• Politechnika Śląska, Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice,

Bibliografia

• 1. P. Ashar, S. Devadas, A.R. Newton: Sequential Logic Synthesis, Kluwer Academic Publisher, Boston/London/Dotdrecht, 1992.
• 2. R.L. Ashenhurst: The decomposition of switching functions, Proceedings of an International Symposium on the Theory of Switching, April 1957.
• 3. Collaborative Benchmarking Laboratory, Department of Computer Science at North Carolina State University, http://www.cbl.ncsu/edu/.
• 4. M.J. Ciesielski, S. Yang: PLADE: A two-stage PLA decomposition, IEEE Transactions on Computer-Aided Design, Vol. 11, No 8, August 1992, pp. 943-954.
• 5. H.A. Curtis: The Design of switching Circuits, D.van Nostrand Company, Inc., Princeton, New Jersey, Toronto, New York, 1962.
• 6. D. Kania: Decomposition-based synthesis and its application in PAL- oriented technology mapping, Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 138-145.
• 7. D. Kania, A. Milik, J. Kulisz: Decomposition of Multiple- Output Functions for CPLDs, Proceedings of 31-st Euromicro Conference, IEEE Computer Society Press, Porto, 2005, pp. 42-449.
• 8. R. Malvi, M. Perkowski, L. Jóźwiak: Exact Graph Coloring for Functional Decomposition: Do we Need it?, Proceedings of 3rd International Workshop on Boolean Problems, Freiberg University of Mining and Technology, Institute of Computer Science, September 17-18, 1998, pp. 1-10.
• 9. G. Saucier, P. Sicard, L. Bouchet: Multi-level synthesis on PAL's, Proc. European Design Automation Conference, Glasgow, March 1990, pp. 542-546.
• 10. W. Wan, M. Perkowski: A new Approach to the Decomposition of Incompletely Specified Multi-Output Functions Based on Graph Coloring and Local Transformations and Its Applications to FPGA Mapping, Proc. of EDAC'92, 1992, pp. 230-235.