Kodowanie funkcji wyjściowych z obszarów diagramu BDD zespołu funkcji logicznych wyznaczonych podczas dekompozycji diagramu dla układów FPGA

• Autorzy: Dzikowski A.

Warianty tytułu

EN

FPGA-oriented output function coding for BDD areas obtained by decomposition of a multiple-output function BDD

• Konferencja: Krajowa Konferencja Elektroniki. 5 ; 12-14.06.2006 ; Darłówko Wschodnie, Polska
• Języki publikacji: PL

Abstrakty

PL

Artykuł przedstawia wpływ kodowania funkcji wyjściowych z obszarów diagramu MTBDD, wyznaczonych różnymi metodami dekompozycji. Problem kodowania jest bardzo istotny, ponieważ od niego zależy liczba bloków CLB układu FPGA, które zostaną wykorzystane do implementacji dekomponowanego zespołu funkcji logicznych. Problem kodowania ma również pośrednio wpływ na czas propagacji uzyskanej w procesie dekompozycji struktury.

EN

The paper discusses influence of output function coding for MTBDD areas obtained as a result of decomposition on quality of synthesis dedicated for FPGA circuits. Coding constitutes a very important problem in synthesis, because it influences the number of CLB blocks utilised to implement the set of boolean functions beeing subject to decomposition. Coding can also indirectly influence propagation delays in the synthesised structure.

Słowa kluczowe

PL

binarne diagramy decyzyjne; dekompozycja; FPGA

EN

binary decision diagrams; decomposition; FPGA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2006
• Tom: Vol. 47, nr 11
• Strony: 15--17
• Opis fizyczny: Bibliogr. 16 poz., rys.

Twórcy

autor

Dzikowski A.

• Politechnika Śląska, Wydział Automatyki, Elektroniki i Informatyki, Gliwice

Bibliografia

• [1] Akers Sheldon B.: Binary Decision Diagrams. IEEE Transactions on Computers, vol. C-27(6): 509-516, June 1978.
• [2] Bryant R. E.: Graph-based algorithms for Boolean function manipulation. IEEE Trans. Computers, vol. C-35, pp. 667-691, Aug. 1986.
• [3] Murgai R., Brayton R. K., Sangiovanni-Vincentelli A. : Logic Synthesis for Field-Programmable Gate Arrays. Kluwer Academic Publishers, Boston/Dordrecht/London 1995.
• [4] Huang J-D., Jou J-Y., Shen W-Z.: ALTO: An Iterative Area/Performance Tradeoff Algorithm for LUT-Based FPGA Technology Mapping. IEEE Trans. On VLSI Systems, vol. 8, no 4, pp. 392-400, August 2000.
• [5] Dzikowski A., Hrynkiewicz E.: Metody dekompozycji zespołu funkcji z wykorzystaniem diagramów ROBDD. IV Krajowa Konferencja Naukowa, Reprogramowalne Układy Cyfrowe RUC 2001, Szczecin 7-8.05.2001, ss. 19-28.
• [6] Dzikowski A., Hrynkiewicz E.: Modyfikacje dekompozycji obszarowej zespołu funkcji logicznych w celu skrócenia czasu propagacji. IV Krajowa Konferencja Elektroniki, KKE'05 Darłowo, czerwiec 2005, t. I, ss. 171-176.
• [7] A benchmark set, University of California, Los Angeles, VLSI CAD Laboratory, http://vlsicad.cs.ucla.edu/~cheese/benchmarks.html.
• [8] Huang J-D., Jou J-Y., Shen W-Z.: ALTO: An Iterative Area/Performance Tradeoff Algorithm for LUT-Based FPGA Technology Mapping. IEEE Trans. on VLSI Systems, vol. 8, no 4, pp. 392-400, August 2000.
• [9] Abouzeid P., Babba B., de Paulet M. C., Saucier G.: Input-driven partitioning methods and application to synthesis on table-lookup-based FPGA's. IEEE Trans. Computer-Aided Design, vol. 12, pp. 913-925, July 1993.
• [10] Francis R. J., Rose J., Vranesic Z.: Chortle-crf: Fast Technology Mapping Program for Lookup Table-Based FPGAs. In Proceedings of the Design Automation Conference, pp. 227-233, June 1991.
• [11] Chen K. C., Cong J., Ding Y., Kahng A. B., Trajmar P. T.: DAG-map: Graph-based FPGA technology mapping for delay optimization. IEEE Design and Test of Computers, pp. 7-20, September 1992.
• [12] Kania D.: Elementy dekompozycji przeznaczone dla struktur FPGA typu tablicowego. Archiwum Informatyki Teoretycznej i Stosowanej, t. 16, z. 1, ss. 45-62, 2004.
• [13] Nowicka M., Luba T., Rawski M.: FPGA-Based Decomposition of Boolean Functions. Algorithms and Implementation, http://www.zpt.tele.pw.edu.pl/Files/demain/demain_a.pdf
• [14] Lai Y-T., Pan K-R., Pedram M.: OBDD-Based Function Decomposition: Algorithms and Implementation. IEEE Trans. on Computer-Aided Design, vol. 15, no 8, pp. 977-990, August 1996.
• [15] Cong J., Ding Y.: FlowMap: An Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Design. IEEE Trans. on Computer-Aided Design, vol. 13, no 1, pp. 1-12, January 1994.
• [16] Murgai R., Shenoy N., Brayton R. K., Sangiovanni-Vincentelli A.: Improved Logic Synthesis for Table Look Up Programmable Gate Arrays. Proceedings of the International Conference on Computer-Aided Design, pp. 564-567, 1991.