Kodowanie wzorców kolumn zorientowane na realizację w strukturach typu PAL

• Autorzy: Kania D. , Milik A. , Kulisz J. , Czerwiński R.

Warianty tytułu

EN

Column pattern code assignment oriented for implementation on PAL-based CPLDs

• Konferencja: Krajowa Konferencja Elektroniki (4 ; 12-15.06.2005 ; Darłówko Wschodnie, Polska)
• Języki publikacji: PL

Abstrakty

PL

Przedstawiono elementy kodowania wzorców kolumn, wykorzystywane w procesie syntezy przeznaczonym do struktur matrycowych typu PAL. Celem opracowanej metody kodowania jest minimalizacja powierzchni całkowitej struktury powstającej w wyniku dekompozycji. Poszczególne elementy kodowania pozwalają na minimalizację liczby iloczynów wykorzystywanych w bloku związanym i w bloku wolnym. Minimalizacja liczby iloczynów pośrednio wpływa na minimalizacje liczby wykorzystywanych bloków logicznych typu PAL, stanowiących podstawowy element składowy struktur matrycowych typu PAL.

EN

A paper presents column pattern code assignment dedicated for PAL-based CPLD. The purpose of proposed method is minimization of used PAL-based logic blocks in programmable structure. Each element of column pattern code assignment (determination of covering pattern coefficient, graph of pattern neighborhood, coefficients of pattern pairs covering etc) is oriented for implementation in PAL-based structure that characterized by PAL-based logic block. The proposed decomposition approach is an alternative to the classical method based on two-level minimization of separate single-output functions. Results of experiments prove that the proposed algorithm leads to significant reduction of chip area in relation to the classical method.

Słowa kluczowe

PL

dekompozycja; synteza logiczna; kodowanie; CPLD; PAL

EN

decomposition; logic synthesis; coding; CPLD; PAL

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2005
• Tom: Vol. 46, nr 11
• Strony: 41--44
• Opis fizyczny: Bibliogr. 15 poz.

Twórcy

autor

Kania D.

• Politechnika Śląska, Instytut Elektroniki, Gliwice

autor

Milik A.

• Politechnika Śląska, Instytut Elektroniki, Gliwice

autor

Kulisz J.

• Politechnika Śląska, Instytut Elektroniki, Gliwice

autor

Czerwiński R.

• Politechnika Śląska, Instytut Elektroniki, Gliwice

Bibliografia

• [1] Anderson J.H., Brown S. D.: Technology mapping for large complex PLDs. Proceedings of Design Automation Conference, DAC’98, 15-19 January, 1998, pp. 698-703.
• [2] Ashar P., Devadas S., Newton A. R.: Sequential Logic Synthesis. Kluwer Academic Publisher, Boston/London/Dotdrecht, 1992.
• [3] Chen S.L., Hwang T.T., Liu C. L.: A technology mapping algorithm for CPLD architectures. IEEE International Conference on Field-Programmable Technology, Hong Kong, Dec. 16-18,2002, pp. 204-210.
• [4] Ciesielski M. J., Yang S.: PLADE: A two-stage PLA decomposition. IEEE Transactions on Computer-Aided Design, Vol. 11, No. 8, August 1992, pp. 943-954.
• [5] Curtis H.A.: The Design of switching Circuits. D.van Nostrand Company, Inc., Princeton, New York, 1962.
• [6] Devadas S., Wang A. R., Newton A. R., A. Sangiovanni-Vincentelli: Boolean Decomposition of Programmable Logic Arrays. IEEE Custom Integrated Circuits Conference, May 1988, pp. 2.5.1-2.5.5.
• [7] Devadas S., Newton A. R.: Exact Algorithms for Output Encoding, State Assignment, and Four-Level Boolean Minimization. IEEE Transactions on Computer-Aided Design, Vol. 10, No. 1, January 1991.
• [8] Kania D.: Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. Zeszyty Naukowe Politechniki Śląskiej, Nr 1619, Wydawnictwo Politechniki Śląskiej, Gliwice, 2004.
• [9] D. Kania: Logic Synthesis of Multi-Output Functions for PAL-based CPLDs. IEEE International Conference on Field-Programmable Technology, Hong Kong, December 16-18, 2002, pp. 429-432.
• [10] D. Kania: Coding capacity of PAL-based logic blocks included in CPLDs and FPGAs. IFAC Workshop on Programmable Devices and Systems, PDS 2000, Ostrava, February 8-9, Published for the IFAC by PERGAMON, An Imprint of Elsevier Science, 2000, pp. 164-169.
• [11] Kania D.: Sposób kodowania równomiernie wykorzystujący iloczyny zawarte w strukturach programowalnych typu PAL. Zgłoszenie patentowe, P 345784, 30.01.2001.
• [12] Kania D.: Decomposition-based synthesis and its application in PAL-oriented technology mapping. Proceedings of 26-th Euromicro Conference, IEEE Com. Soc. Press, Maastricht, 2000, pp. 138-145.
• [13] Perkowski M., Burns M., Almeria R., Iliev N: Approaches to the Input-Output Encoding Problem in Boolean Decomposition. Portland State University, Electrical Engineering Department, Report, January 9, 1996.
• [14] Shi Ch.J., Brzozowski J. A.: An Efficient Algorithm for Constrained Encoding and its Applications., IEEE T ransactions on Computer-Aided Design, Vol. 12, No. 12, December 1993, pp. 1813-1826.
• [15] Yang S., Ciesielski M.: Optimum and Suboptimum Algorithms for Input Encoding and its Relationship to Logic Minimization. IEEE Trans, on CAD, Vol. 1, January 1991, pp. 4-12.