On the use of Ring LFSR based BIST for detection, identification and localization of static and dynamic faults in interconnects

• Autorzy: Hławiczka A. , Gucwa K. , Garbolino T.

Warianty tytułu

PL

Uz˙ycie testera wbudowanego BIST wykorzystuja˛cego piers´cieniowe rejestry LFSR do detekcji, lokalizacji i identyfikacji statycznych i dynamicznych uszkodzeń w połączeniach

• Języki publikacji: EN

Abstrakty

EN

In the paper a method of the fault detection, identification and localization by means of a ring Linear Feedback Shift Register (LFSR) is presented. The properties of a ring LFSR and the method to design a ring LFSR based Built-In-Self Test (BIST) is also given. Practical examinations of a ring LFSR application for localization faults in 8-,16-,24- and 32-bit buses are presented. Some important observations regarding the types of characteristic polynomials used in ring LFSRs are also included. Finally, the obtained results are summarised.

PL

W pracy zaprezentowano metodę detekcji, lokalizacji i identyfikacji uszkodzeń połączeń wykorzystującą pierścieniowy rejestr LFSR. Przedstawiono również właściwości pierścieniowych rejestrów LFSR oraz metodę projektowania struktury testera BIST wykorzystującego pierścieniowy rejestr. Przedstawiono także wyniki eksperymentów nad praktycznym wykorzystaniem pierścieniowego rejestru LFSR do detekcji uszkodzeń w 8-, 16-, 24- i 32- bitowych magistralach. W artykule zawarto również istotne obserwacje dotyczące rodzaju wielomianów charakterystycznych wykorzystywanych w pierścieniowych rejestrach LFSR. W zakończeniu podsumowano uzyskane rezultaty.

Słowa kluczowe

EN

interconnect test; Built-In-Self Test (BIST); Interconnect BIST (I-BIST); Signature analysis; linear feedback shift register (LFSR); ring LFSR

• Wydawca: Instytut Informatyki Teoretycznej i Stosowanej Polskiej Akademii Nauk
• Czasopismo: Theoretical and Applied Informatics
• Rocznik: 2009
• Tom: Vol. 21, No. 1
• Strony: 23--36
• Opis fizyczny: Bibliogr. 17 poz., rys.

Twórcy

autor

Hławiczka A.

autor

Gucwa K.

autor

Garbolino T.

• Institute of Electronics, Silesian University of Technology, Akademicka 16, 44-100 Gliwice, Poland,

Bibliografia

• 1. A. Attarha, M. Nourani, Testing interconnects for noise and skew in gigahertz SoC, Proc. of Int. Test Conf., 2001, pp. 305-314.
• 2. Ch. Chang, Ch. Su, An universal BIST methodology for interconnects, Proc. of ISCAS’ 93, 1993, pp. 1615-1618.
• 3. W.-T. Cheng, J. L. Lewandowski, E.Wu, Diagnosis for wiring interconnects, Proc. of Int. Test Conf., 1990, pp. 565-571.
• 4. T. Garbolino, A. Hławiczka: A new LFSR with D and T flip flops as an effective test pattern generator for VLSI circuits, Proc. of Third European Dependable Computing Conference– EDCC 3, Prague, Czech Republic, September 15-17, 1999, Lecture Notes in Computer Science, Springer Verlag Press, pp. 321-338.
• 5. T. Garbolino, M. Kopec, K. Gucwa, A. Hławiczka: Detection, localisation and identification of interconnection fault using MISR compactor, Proc. DDECS 2006, Prague, Czech Republic, April 18-21, 2006, pp. 230-231.
• 6. T. Garbolino, M. Kopec, K. Gucwa, A. Hławiczka: Multi-signature analysis for interconnect test, Proc. MIXDES 2006, Gdynia, Poland, 22-24 June, 2006, pp. 577 582.
• 7. A. Hławiczka, T.Garbolino, On design of ring LFSR’s and MISRs, Proc. of IEEE East-West Design & Test Symposium, Sept. 2007, Yerevan, Armenia, pp. 27-34.
• 8. A. Hławiczka: D or T flip flop based linear registers. Archives of Control Sciences (former Archiwum Automatyki i Telemechaniki), vol. 1 (XXXVII), 1992, no. 3-4, pp. 249
• 9. A. Hławiczka: Linear registers-analysis, synthesis and applications in digital circuits testing (Rejestry liniowe – analiza, synteza i zastosowania w testowaniu układów cyfrowych). Skrypt Politechniki Śląskiej nr 1370, seria Elektronika z. 9, 1997.
• 10. A. Jutman, At-Speed On – Chip Diagnosis of Board-Level Interconnect Faults, Proc. of ETS’04, 2004, pp. 2-7.
• 11. J. Koeter, S. Sparks, Interconnect testing using BIST embedded in IEEE 1149.1 designs, Proc. of Int. ASIC Conf. , September, 1991, pp. P11-2.1- P11-2.4.
• 12. M. Kopec, T. Garbolino, K. Gucwa, A. Hławiczka: Test-per-clock detection, localization and identification of interconnect faults, Proc. ETS 2006, pp. 233-238.
• 13. A. Kra´sniewski, S. Pilarski, Circular self-test path: a low-cost BIST technique, Proc. of 24th Design Automation Conf, June, 1987, pp. 407-415.
• 14. G. Mrugalski, J. Rajski, J. Tyszer: High speed ring generators and compactors of test data, Proc. of the 21st IEEE VLSI Test Symposium (VTS’03) pp. 57-62.
• 15. G. Mrugalski, N. Mukherjee, J. Rajski, J. Tyszer: Dense ring generators of pseudorandom test patterns, Proc. of the 6th IEEE Inter. Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS’03), Poznań, April 14-16, 2003, pp. 65-72.
• 16. R. Pendurkar, A. Chatterjee, Y. Zorian, Switching activity generation with automated BIST synthesis for performance testing of interconnects, IEEE Trans. on CAD/ICS, vol. 20, No 9, 2001.
• 17. C. Su, W. Tseng, Configuration free SoC interconnect BIST methodology, Proc. of Int. Test Conf., 2001, pp.1033-1038