PL EN


Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
Tytuł artykułu

Linearized settling error calibration for a pipeline A/D converter using non-slewing amplifiers

Treść / Zawartość
Identyfikatory
Warianty tytułu
Konferencja
8th International Conference on Global Research and Education – Inter-Academia 2009
Języki publikacji
EN
Abstrakty
EN
In this paper a new method of linearized settling error calibration for a pipeline A/D converter is proposed. The pipeline A/D converter employs non-slewing amplifiers for linearizing the settling error. A prototype 15b pipeline A/D converter was fabricated in 0.25 µm process. The calibration is carried out by adjusting gradients and offsets of the linearized settling error. The calibration of the settling error improves the SNDR and SFDR from 68 dB and 74 dB to 72 dB and 88 dB, respectively, at 35MS/s.
Twórcy
autor
autor
autor
autor
Bibliografia
  • [1] Siragusa E., Galton I., “A digitally enhanced 1.8-V 15-bit 40-MSample/s CMOS pipelined ADC”,Journal Math. Analysis and Appl., vol. 39, 2004, pp. 2126-2138.
  • [2] Liu H.-C., Lee Z.-M., Wu J.-T., “A 15b 20MS/s CMOS pipelined ADC with digital background calibration”,International Solid-State Circuits Conference, 2004, pp. 454-455.
  • [3] Nair K., Harjani R., “A 96dB SFDR 50MS/s digitally enhanced CMOS pipeline A/D converter”,International Solid-State Circuits Conference, 2004, pp. 456-457.
  • [4] Ryu S.-T., Ray S., Song B.-S., Cho G.-H., Bacrania K.,“A 14 b-linear capacitor self-trimming pipelined ADC”,International Solid-State Circuits Conference, 2004, pp. 464-465.
Typ dokumentu
Bibliografia
Identyfikator YADDA
bwmeta1.element.baztech-article-BUJ7-0006-0060
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.